用于芯片测试过程中的不定长编码数据串行传输的方法与流程

1.本发明涉及芯片测试技术领域，具体涉及一种用于芯片测试过程中的不定长编码数据串行传输的方法。


背景技术：

2.在现有技术中，电子雷管需要在出厂前配置其唯一识别码，即id码作为本雷管的信息识别；这样就需要对电子雷管的延时控制芯片在芯片生产测试环节写入内部存储，或者在电子雷管的生产过程中写入其上的延时控制芯片内部储存。
3.由于芯片的面积及成本受限，数据的输入输出都是通过串行通讯的方式交互；同时为了提高长距离通讯的抗干扰能力，需要对传输的数据比特流，在传输前通过特定的编码方式编码，传送到串行通讯电路上，进行物理层面传输；编码方式可分为定长编码和不定长编码，即数据中的比特“0”和比特“1”用特定的高电平和低电平持续时间组合来表示；定长编码是指比特“0”和比特“1”各自的高、低电平持续时间组合总长相同；不定长编码是指比特“0”和比特“1”各自的高、低电平持续时间组合总长不相同；取比特“0”和比特“1”各自的高、低电平持续时间最大公约数，以此公约数时间定为生成的比特流编码单位时间，这样原始数据的比特“0”和比特“1”就对应转换成若干个连续组成的不同高（逻辑“1”）、低（逻辑“0”）电平比特流编码单位；这样就可以把发送的数据转换成一串以比特流编码单位“1”、“0”的逻辑数据包，发送至物理串行通讯接口上。
4.在多个芯片同步测试过程中不定长编码数据的串行交互，由于数据本身的随机性，比如需要写入内部存储器的id码，每个芯片都不相同，所以对应数据中比特“0”和比特“1”个数也基本上不相同，生成发送的比特流编码总时间也基本上不相同，发送的比特流编码数据包时间长短不同，即生成的比特流编码数据包大小也不同；则芯片反馈数据时的时间点也不相同；即给定数据包发送完成后，芯片都会在一个固定的若干个标准时钟周期后反馈应答数据，指示芯片当前的操作结果状态。
5.当测试设备采用多个通道同时对各自测试芯片发送数据时，即多芯片同步测试；由于发送数据的比特流编码数据包不尽相同，多个通道同时发送，不同通道数据包发送完成的时间也不尽相同，则各个芯片反馈数据时间也基本不同，这样造成测试设备无法对多个通道进行同步检测反馈数据、同步数据操作测试。


技术实现要素：

6.本发明克服了现有技术的不足，提供一种用于芯片测试过程中的不定长编码数据串行传输的方法，实现不同数据同时发送完成，芯片同时应答反馈，测试设备同时对多通道各芯片的反馈检测的功能。
7.为达到上述目的，本发明采用的技术方案为：一种用于芯片测试过程中的不定长编码数据串行传输的方法，包括以下步骤：步骤s1，发送字节中的每一位是以高低电平编码的波形；
步骤s2，设定串行总线通讯电平逻辑；步骤s3，测试设备对n芯片测试需要同步发送的数据按步骤s1和步骤s2定义规则进行比特流编码，其中n属于非零自然数；步骤s4，选择比特流编码数据包传输的长度，根据比特流编码数据包的传输的长度对比特流编码数据包进行整形；比特流编码数据包长度不足的，在头部补充无效逻辑填充。
8.本发明一个较佳实施例中，步骤s1中，以高低电平编码波形时，编码设定字节中的比特“0”编码成周期为t1，占空比50%的矩形波；对于字节中的比特“1”编码成周期为t2，占空比50%的矩形波；t1和t2均为设定的周期时间，即生成的比特流编码单位时间。
9.本发明一个较佳实施例中，步骤s1中，根据t1和t2确定各自的高电平、低电平持续时间的最大公约数时间；以此公约数时间定为生成的比特流编码单位时间t。
10.本发明一个较佳实施例中，步骤s2中，定义总线上持续大于等于比特“1”编码周期t2的电平是逻辑高的为总线空闲状态逻辑电平；在总线空闲状态逻辑电平后持续时间等于比特“0”编码周期t1的逻辑低电平为发送数据的起始位；起始位之后发送字节中包含的“0”、“1”比特编码周期，每一个字节发送完后紧跟发送一位当前字节的校验位比特，依次类推，下一字节同样方式紧跟发送，直至全部发送完毕；总线电平恢复空闲状态，即总线空闲状态逻辑电平。
11.本发明一个较佳实施例中，步骤s3中，为n芯片的每个串行通讯通道做好发送前的准备；n块芯片同步测试发送各自的m个字节数据；其中，m属于非零自然数。
12.本发明一个较佳实施例中，步骤s4中，芯片测试设备对n个芯片串行数据不定长编码的同步测试，采用n个芯片各个通道中生成的比特流编码数据包最长的作为同步发送比特流编码数据包长度；其他芯片的各个通道也按此长度设定各自的比特流编码数据包长度，不足长度的部分在数据包头部以无效逻辑填充，使凑满同步发送比特流编码数据包长度。
13.本发明一个较佳实施例中，在步骤s4中，多通道同时发送数据包时，每个数据包均从头部到尾部案顺序发送。
14.本发明一个较佳实施例中，在步骤s4中，测试设备同步发送n个通道的数据包后，被检测芯片延迟相同时间后同步反馈数据，测试设备同步检测完成芯片测试过程中的不定长编码数据串行传输。
15.本发明解决了背景技术中存在的缺陷，本发明的有益效果：本发明提供一种用于芯片测试过程中的不定长编码数据串行传输的方法，实现不同数据同时发送完成，芯片同时应答反馈，测试设备同时对多通道各芯片的反馈检测的功能。
16.芯片测试设备对多个芯片串行数据不定长编码的同步测试，采用多芯片各通道中生成的比特流编码数据包最长的作为同步发送比特流编码数据包长度，其他各通道也按此长度定各自的比特流编码数据包长度，不足长度的部分在数据包头部以无效逻辑填充，使凑满发送数据包长度。多通道同时发送数据包时，从头部到尾部的顺序发送。
附图说明
17.下面结合附图和实施例对本发明进一步说明。
18.图1是本发明优选实施例中编码波形示意图；图2是本发明优选实施例中总线电平恢复空闲状态（逻辑高），发送3个字节时数据的示意图；图3是本发明优选实施例中3块芯片同步测试发送各自的3个字节数据（3块芯片发送的数据内容不同）的示意图；图4是本发明优选实施例中在各自的比特流编码数据包头部补上时长差值时间对应的无效的逻辑数据，使其正好凑满同步测试发送的比特流编码数据包大小的示意图（图中虚线以前为芯片测试设备多个芯片串行数据同步发送；虚线以后为芯片同步应答反馈）。
具体实施方式
19.现在结合附图和实施例对本发明作进一步详细的说明，这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
20.现有技术中，当测试设备采用多个通道同时对各自测试芯片发送数据时即多芯片同步测试，由于发送数据的比特流编码数据包不尽相同，多个通道同时发送，不同通道数据包发送完成的时间也不尽相同，则各个芯片反馈数据时间也基本不同，这样造成测试设备无法对多个通道进行同步检测反馈数据、同步数据操作测试。
21.实施例一如图1~图4所示，一种用于芯片测试过程中的不定长编码数据串行传输的方法，包括以下步骤；步骤s1，发送字节中的每一位是以高低电平编码的波形；步骤s2，设定串行总线通讯电平逻辑；步骤s3，测试设备对n芯片测试需要同步发送的数据按步骤s1和步骤s2定义规则进行比特流编码，其中n属于非零自然数；步骤s4，选择比特流编码数据包传输的长度，根据比特流编码数据包的传输的长度对比特流编码数据包进行整形；比特流编码数据包长度不足的，在头部补充无效逻辑填充。
22.具体的，步骤s1中，以高低电平编码波形时，编码设定字节中的比特“0”编码成周期为t1，占空比50%的矩形波；对于字节中的比特“1”编码成周期为t2，占空比50%的矩形波；t1和t2均为设定的周期时间，即生成的比特流编码单位时间。根据t1和t2确定各自的高电平、低电平持续时间的最大公约数时间；以此公约数时间定为生成的比特流编码单位时间t。
23.具体的，步骤s2中，定义总线上持续大于等于比特“1”编码周期t2的电平是逻辑高的为总线空闲状态逻辑电平；在总线空闲状态逻辑电平后持续时间等于比特“0”编码周期t1的逻辑低电平为发送数据的起始位；起始位之后发送字节中包含的“0”、“1”比特编码周期，每一个字节发送完后紧跟发送一位当前字节的校验位比特，依次类推，下一字节同样方式紧跟发送，直至全部发送完毕；总线电平恢复空闲状态，即总线空闲状态逻辑电平。
24.具体的，步骤s3中，为n芯片的每个串行通讯通道做好发送前的准备；n块芯片同步
测试发送各自的m个字节数据；其中，m属于非零自然数。
25.具体的，在步骤s4中，芯片测试设备对n个芯片串行数据不定长编码的同步测试，采用n个芯片各个通道中生成的比特流编码数据包最长的作为同步发送比特流编码数据包长度；其他芯片的各个通道也按此长度设定各自的比特流编码数据包长度，不足长度的部分在数据包头部以无效逻辑填充，使凑满发送数据包长度。多通道同时发送数据包时，每个数据包均从头部到尾部案顺序发送。测试设备同步发送n个通道的数据包后，被检测芯片延迟相同时间后同步反馈数据，测试设备同步检测完成芯片测试过程中的不定长编码数据串行传输。
26.实施例二一种用于芯片测试过程中的不定长编码数据串行传输的方法，包括以下步骤：步骤s1，发送字节中的每一位是以高低电平编码的波形。例如，编码设定字节中的比特“0”编码成周期为100us，占空比50%的矩形波；对于字节中的比特“1”编码成周期为200us，占空比50%的矩形波。具体编码波形的如图1放大所示。则此时比特“0”和比特“1”各自的高、低电平持续时间的最大公约数为50us；以此公约数时间50us定为生成的比特流编码单位时间t，则比特“0”转换成2个比特流编码单位时间t的高低逻辑电平
‑‑‑‑“
hl”；则比特“1”转换成4个比特流编码单位时间t的高低逻辑电平
‑‑‑‑“
hhll”。其中，“h”代表高电平，“l”代表低电平。
27.步骤s2，设定串行总线通讯电平逻辑；比如定义总线上持续大于等于比特“1”编码周期的电平是逻辑高的为总线空闲状态（电平）逻辑；紧跟在总线空闲状态后持续时间等于比特“0”编码周期的逻辑低电平为发送数据的起始位，起始位之后紧跟发送字节中包含的“0”、“1”比特编码周期，每一个字节发送完后紧跟发送一位当前字节的校验位比特，依次类推，下一字节同样方式紧跟发送，直至全部发送完毕，总线电平恢复空闲状态（逻辑高）。
28.如图2所示发送3个字节的数据：发送的3个字节的16进制为：0x000x090x09；对应的二级制为：000000000000100100001001；对应转换为比特流编码的逻辑：hlhlhlhlhlhlhlhlhhllhlhlhhllhlhlhlhlhhllhlhlhhllhlhlhlhl；步骤s3，测试设备对多芯片测试需要同步发送的数据按上述定义规则进行比特流编码；为多个芯片的每个串行通讯通道做好发送前的准备；比如3块芯片同步测试发送各自的3个字节数据（3块芯片发送的数据内容不同），对应如图3所示。如图3，三个芯片同步发送的3个字节的16进制分别为：0x000x090x09；0x000x090x00；0x000x000x00。
29.步骤s4，在上述步骤s1中准备的3个芯片通道比特流编码，测试设备同步测试发送比特流编码数据包大小取各通道中比特流编码数据中数据包最大的那个通道设定；其他通道比特流编码数据小于此通道的，在各自的比特流编码数据包头部补上时长差值时间对应的无效的逻辑数据，使其正好凑满同步测试发送的比特流编码数据包大小，如图4所示。图4中第二个芯片数据0x000x090x00的比特流编码数据包头部补4个单位的逻辑高（无效的逻辑数据），补足第一个最长的芯片数据的比特流编码数据包；图4中第三个芯片数据0x000x000x00的比特流编码数据包头部补8个单位的逻辑高（无效的逻辑数据），补足第一个最长的芯片数据的比特流编码数据包。
30.测试设备同步发送3个通道的数据包后，被检测芯片延迟相同时间后同步反馈数据，测试设备同步检测完成本测试步骤。
31.工作原理：当多个芯片同时测试过程中，多个通道的串行通讯数据生成的各自的比特流编码数据包，测试设备的同步测试发送时长（即比特流编码数据包大小）取各通道中比特流编码数据包传送时间最长（即数据包最大）的那个通道设定。
32.其他通道发送时长，即比特流编码数据包大小，小于此通道的；在各自的比特流编码数据包头部补上与同步测试发送时长差值时间对应的无效比特流逻辑单位的个数（即补上无效的逻辑数据），使其正好凑满同步测试发送的比特流编码数据包大小，这样在多通道同时发送比特流编码数据包时，各通道实际发送的时刻有先有后，但最终都正好同时发送完毕，多个被测芯片接收确认后同时反馈数据，测试设备同时对多通道反馈数据检测，完成测试功能。
33.以上依据本发明的理想实施例为启示，通过上述的说明内容，相关人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容。