时钟生成装置以及时钟数据恢复装置的制造方法
【技术领域】
[0001]本发明涉及生成时钟的时钟生成装置以及具有该时钟生成装置的时钟数据恢复
目.0
【背景技术】
[0002]对于重叠有从发送器输出的时钟和数据的数字信号而言，需要在接收器侧恢复时钟和数据。例如在非专利文献I中记载了用于进行这种恢复的时钟数据恢复(CDR:ClockData Recovery:时钟数据恢复)装置。
[0003]非专利文献I所述的时钟数据恢复装置检测输入信号的边缘，根据该边缘的时机恢复时钟，并且在该时钟指示的各时机恢复输入信号的数据。由该时钟数据恢复装置生成恢复时钟的时钟生成装置具有锁相环(PLL:Phase Lock Loop)，该锁相环构成为包括门控电压控制振荡器(GVCO:Gated Voltage Controlled Oscillator)、分频器、相位差检测器、加减计数器和Δ Σ方式的DA转换器。
[0004]非专利文献I所述的时钟数据恢复装置是以突发模式工作的装置。即，时钟生成装置在信号输入开始前和信号输入中，从外部输入参照时钟，输出频率与该参照时钟相同的时钟。在开始了信号输入时，时钟生成装置在短时间内使时钟相位与输入信号的相位一致，并输出该时钟。
[0005]现有技术文献
[0006]非专利文献
[0007]非专利文献1:J.Terada, et al.，"A 10.3125Gb/s Burst-Mode CDR Circuitusing aA XDAC, "I SSCC Dig.Tech.Papers, pp.226-227(2008).
【发明内容】
[0008]发明欲解决的课题
[0009]突发模式的时钟数据恢复装置在信号输入开始后能够在短时间内开始时钟和数据的恢复，因而在无信号输入的待机期间与有信号输入的工作期间交替存在的用途(尤其在移动用途)中是有用的。然而，在该时钟数据恢复装置中，时钟生成装置的电路规模较大，此外，还需要用于生成输入到时钟生成装置中的参照时钟的电路，因此制造成本较高。而具有这种时钟生成装置的其他装置也具有同样的问题。
[0010]本发明就是为了消除上述问题点而完成的，其目的在于提供一种能够减小电路规模的时钟生成装置以及时钟数据恢复装置。
[0011]用于解决课题的手段
[0012]本发明的时钟生成装置具有:(I)信号选择部，其输入反馈时钟、在对应于位速率的时机具有边缘的边缘信号以及在包括边缘信号的边缘的时机的一定期间内成为有效电平的边缘检测信号，在边缘检测信号为有效电平时，选择边缘信号并输出，在边缘检测信号为非有效电平时，选择使反馈时钟逻辑反转后的信号并输出；(2)相位延迟部，其包括纵续连接的多个延迟元件，将从信号选择部输出的信号输入到多个延迟元件中的初级延迟元件，从多个延迟元件中分别输出延迟量与各个位置对应的信号；(3)时间测定部，其根据从多个延迟元件分别输出的信号的电平，测定从边缘信号的某个边缘时机起到经过了相当于I位的时间时的边缘时机为止的单位间隔时间；以及(4)相位选择部，其选择从多个延迟元件中的位于与由时间测定部测定的单位间隔时间对应的位置处的延迟元件输出的信号而作为反馈时钟进行输出，并且选择从多个延迟元件中的任意一个延迟元件输出的信号而作为频率与边缘信号的位速率对应的时钟进行输出。
[0013]本发明的时钟生成装置优选具有作为所述相位延迟部的相位延迟部所述时间测定部的时间测定部M1' M ,和作为所述相位选择部的相位选择部S S N。N是2以上的整数。此时，各相位延迟部Dn具有纵续连接的多个延迟元件。各相位延迟部D ?的各延迟元件的延迟时间与其他相位延迟部Dnl的各延迟元件的延迟时间彼此不同。n、nl是I以上N以下的整数。各时间测定部Mn根据从相位延迟部Dn的多个延迟元件中分别输出的信号电平测定单位间隔时间。各相位选择部Sn选择从相位延迟部Dn的多个延迟元件中的位于与由时间测定部Mn测定的单位间隔时间对应的位置处的延迟元件输出的信号而作为反馈时钟进行输出。信号选择部输入从相位选择部Sn输出的反馈时钟。相位延迟部D1将从信号选择部输出的信号输入初级的延迟元件。相位延迟部D1' Dn中的除相位延迟部D1以外的各相位延迟部DJf从相位选择部Slri输出的反馈时钟输入到初级的延迟元件。然后，相位选择部S1' Sn中的任意一个相位选择部Sn选择从相位延迟部D ?的多个延迟元件中的任意一个延迟元件输出的信号而作为时钟进行输出。
[0014]本发明的时钟生成装置优选在相位延迟部的纵续连接的多个延迟元件中，越位于后级的延迟元件的延迟时间越长。
[0015]本发明的时钟数据恢复装置是根据输入信号恢复时钟和数据的装置，其具有:(I)上述本发明的时钟生成装置；(2)边缘检测部，其生成并输出对输入信号赋予延迟得到的延迟输入信号，并且生成在包括延迟输入信号的边缘的时机的一定期间内成为有效电平的边缘检测信号而输出给时钟生成装置；(3)极性检测部，其生成并输出逻辑反转指示信号，该逻辑反转指示信号在边缘检测信号为有效电平的期间内，在反馈时钟和延迟输入信号各自的边缘的极性彼此相同时，成为有效电平；(4)逻辑反转部，其在逻辑反转指示信号为有效电平时，将对延迟输入信号进行逻辑反转后的信号作为边缘信号输出给时钟生成装置，在逻辑反转指示信号为非有效电平时，将延迟输入信号作为边缘信号输出给时钟生成装置；以及(5)数据输出部，其在由从时钟生成装置输出的时钟指示的时机对延迟输入信号的数据进行采样并保持，进行输出。而且，本发明的时钟数据恢复装置将从时钟生成装置输出的时钟作为基于输入信号的恢复时钟进行输出，并且将从数据输出部输出的数据作为基于输入信号的恢复数据进行输出。
[0016]发明的效果
[0017]根据本发明，可提供一种能够减小电路规模的时钟生成装置以及时钟数据恢复装置。
【附图说明】
[0018]图1是表示第I实施方式的时钟数据恢复装置I的结构的图。
[0019]图2是表示时间测定部30的测定许可部32的电路结构例的图。
[0020]图3是时间测定部30的测定许可部32的各信号的时序图。
[0021]图4是时间测定部30的泡纠错部33的说明图。
[0022]图5是表示相位选择部40的电路结构例的图。
[0023]图6是边缘检测部50的各信号的时序图。
[0024]图7是极性检测部60和逻辑反转部70的各信号的时序图。
[0025]图8是逻辑反转部70和信号选择部10的各信号的时序图。
[0026]图9是数据输出部80的各信号的时序图。
[0027]图10是时钟生成装置IA的相位延迟部20和时间测定部30的各信号的时序图。
[0028]图11是表示第I实施方式的时钟数据恢复装置I的工作指令的图。
[0029]图12是第I实施方式的时钟数据恢复装置I的各信号的时序图。
[0030]图13是表示第2实施方式的时钟数据恢复装置2的结构的图。
[0031]图14是表示粗相位发生部11的结构的图。
[0032]图15是表示精相位发生部12的结构的图。
[0033]图16是表示粗相位发生部11的相位延迟部20i的各延迟元件21 “的电路结构例的图。
[0034]图17是表示精相位发生部12的相位延迟部202的各延迟元件212，,的电路结构例的图。
[0035]图18是第2实施方式的时钟数据恢复装置2的各信号的时序图。
[0036]图19是表示在相位延迟部20中纵续连接的多个延迟元件各自的延迟时间的图。
【具体实施方式】
[0037]以下，参照附图详细说明用于实施本发明的方式。另外，在【附图说明】中对于相同要素赋予同一符号，并省略重复说明。
[0038](第I实施方式)
[0039]图1是表示第I实施方式的时钟数据恢复装置I的结构的图。时钟数据恢复装置I根据输入信号(Data In)生成恢复时钟(Recovered Clock)和恢复数据(RecoveredData)，其具有信号选择部10、相位延迟部20、时间测定部30、相位选择部40、边缘检测部50、极性检测部60、逻辑反转部70和数据输出部80。其中，信号选择部10、相位延迟部20、时间测定部30和相位选择部40构成了时钟生成装置1A。
[0040]信号选择部10输入从相位选择部40输出的反馈时钟(Feedback Clock)、从逻辑反转部70输出的边缘信号(Edge)和从边缘检测部50输出的边缘检测信号(EdgeDetect)。边缘信号是根据输入信号(Data In)和反馈时钟(Feedback Clock)而生成的，具有与输入信号相同的位速率