超大面阵cmos图像传感器的多功能列时序控制电路的制作方法
【技术领域】
[0001]本发明属于CMOS图像传感器技术领域，具体涉及一种超大面阵CMOS图像传感器的多功能列时序控制电路。
【背景技术】
[0002]相比于电荷耦合器件(CCD)图像传感器，互补型金属氧化物半导体(CMOS)图像传感器集成了标准CMOS技术的制造工艺简单，功耗低，成本低，集成度高等优点，因此正逐渐广泛地应用于众多领域。CMOS图像传感器主要包括三大部分:像元面阵，时序控制电路，读出电路。读出电路对像元面阵输出的弱电信号进行功能上的放大、降噪与驱动处理，同时实现性能上的黑电平校正与列固定模式噪声(FPN)校正等处理，最后实现图像信号的高质量输出，因此，读出电路在整个CMOS图像传感器芯片设计中处于核心地位。
[0003]CMOS图像传感器的读出电路需要极为精确的时序控制信号，以保证高质量图像的输出。现有采用译码结构的列控制信号产生电路输出存在毛刺现象，这不仅会占用读出电路的建立时间，还会引入噪声，最终影响输出图像的质量。另一类列控制信号产生电路是针对特定面阵规模的图像传感器，其可扩展性差，限制了应用于其它面阵规模的CMOS图像传感器。
【发明内容】
[0004]本发明的目的在于针对上述现有技术中的问题，提供一种超大面阵CMOS图像传感器的多功能列时序控制电路，其可靠性高，易于扩展，能够支持像元合并功能以及开窗功能，并且能够消除现有列控制电路输出存在的毛刺现象。
[0005]为了实现上述目的，本发明采用的技术方案为:包括由N级串行的四列缓冲控制信号产生子电路构成的S列缓冲控制信号产生子电路，第一级四列缓冲控制信号产生子电路的两个输入分别连接指针本地化与整形子电路的输出以及上一级S列缓冲控制信号产生子电路的输出；所述的四列缓冲控制信号产生子电路受像元合并信号的控制，具有非像元合并与像元合并两种工作模式:在非像元合并工作模式下，产生所有列的输出控制信号；在像元合并工作模式下，产生间隔列输出的控制信号；所述的N、S为正整数。
[0006]所述的四列缓冲控制信号产生子电路包括依次设置的四个触发器以及设置在四个触发器之间的三个二选一选择器；所述的二选一选择器的控制信号端连接像元合并信号；处于非像元合并工作模式的四列缓冲控制信号产生子电路，每个二选一选择器的输入为上一级触发器的输出，该电路相当于四个触发器级联，产生所有列输出控制信号；处于像元合并工作模式的四列缓冲控制信号产生子电路，第一个和第三个二选一选择器的输入为零，第二个二选一选择器的输入为第一个触发器的输出，产生第一、三列的输出控制信号。
[0007]通过S列缓冲控制信号产生子电路实现S*S最小开窗粒度:
[0008]地址处理子电路产生S列缓冲控制信号产生子电路的起始选中信号和结束选中信号；当起始选中信号有效时，选中该级S列缓冲控制信号产生子电路为列时序控制电路的入口位置，将指针本地化与整形子电路的输出接入该级S列缓冲控制信号产生子电路的输入；当起始选中信号无效时，将上一级S列缓冲控制信号产生子电路的输出接入该级S列缓冲控制信号产生子电路的输入；当结束选中信号有效时，该级S列缓冲控制信号产生子电路的输出不会向下一级S列缓冲控制信号产生子电路传递；当结束选中信号无效时，该级S列缓冲控制信号产生子电路的输出接到下一级S列缓冲控制信号产生子电路的输入；当起始选中信号和结束选中信号同时有效时，开窗粒度为S*s。
[0009]通过P级串行的S列缓冲控制信号产生子电路和一个相关双采样控制信号产生子电路实现P*(s*s)开窗粒度的全像素工作模式:
[0010]地址处理子电路产生P级S列缓冲控制信号产生子电路的起始选中信号和结束选中信号；将前一级S列缓冲控制信号产生子电路的输出作为后一级S列缓冲控制信号产生子电路的输入，从第一级至第P级依次级联，当第一级S列缓冲控制信号产生子电路的起始选中信号和第P级S列缓冲控制信号产生子电路的结束选中信号同时有效时，开窗粒度为P*(s*s);所述的P为正整数。
[0011]所述的P级S列缓冲控制信号产生子电路共用一个指针本地化与整形子电路以及地址处理子电路。
[0012]与现有技术相比，本发明既能够实现像元合并的功能，又能够实现开窗的功能，且采用移位寄存器结构实现，消除了现有采用译码结构的列控制电路输出存在毛刺现象的问题，确保了电路的可靠性。本发明N级串行四列缓冲控制信号产生子电路无条件级联，能够有效提高电路的运行速度。此外，本发明提出的电路结构易于扩展，能够应用于不同面阵规模的CMOS图像传感器。
[0013]进一步的，本发明P级S列缓冲控制信号产生子电路共用一个指针本地化与整形子电路以及地址处理子电路，节省了电路面积与功率。
【附图说明】
[0014]图1本发明的整体电路结构框图；
[0015]图2本发明四列缓冲控制信号产生子电路结构框图；
[0016]图3本发明S列缓冲控制信号产生子电路结构框图；
[0017]图4本发明P级串行S列缓冲控制信号产生子电路结构框图；
【具体实施方式】
[0018]下面结合附图对本发明做进一步的详细说明。
[0019]参见图1，基于本发明实现10k*10k像元面阵的列读出电路时序控制信号产生电路，最小开窗粒度为128*128，图中Q，P，N分别取10，8，32。I Ok* I Ok的CMOS图像传感器多功能列时序控制电路100包括10个并行多功能列时序控制电路101?110，每个多功能列时序控制电路101?110包括8级串行S列缓冲控制信号产生子电路101-1?101-8，每个S列缓冲控制信号产生子电路101-1?101-8包括32级串行四列缓冲控制信号产生子电路101-1-1?101-1-32，这里多功能列时序控制电路101?110为1024列的列时序控制电路，S列缓冲控制信号产生子电路101-1?101-8为128列列缓冲控制信号产生子电路。
[0020]参见图2，四列缓冲控制信号产生子电路101-1-1?101-1-32由像元合并信号控制实现非像元合并工作模式和像元合并工作模式的功能。非像元合并工作模式下，第一个触发器的输出在像元合并信号无效时为第一个二选一选择器的输入，第二、三、四个触发器与选择器的连接与第一个相同，由此产生四列输出控制信号，此外，产生的四列输出控制信号做逻辑运算可产生其余输出控制信号；像元合并工作模式下，第一个触发器的输出在像元合并信号有效时为第二个二选一选择器的输入，第二个选择器的输出接入第三个触发器的输入，依次产生读出电路第一列、第三列的输出控制信号；同时，第一个和第三个二选一选择器的输入在像元合并信号有效时接O，因而第二个、第四个触发器的输出均为O，不产生第二列、第四列的输出控制信号。
[0021]参见图3，图中S列缓冲控制信号产生子电路101-1的列起始地址输送给地址处理子电路101-C，当地址处理子电路101-C产生的S列起始选中信号有效时，选中该S列缓冲控制信号产生子电路101-1为列时序控制电路101的入口位置，则指针本地化与整形子电路101-A产生的输出信号接入二选一选择器的一个输入端，该二选一选择器的输出接入第一级四列缓冲控制信号产生子电路101-1-l的输入DIN[0]，第I级四列缓冲控制信号产生子电路101-1-l的输出D0UT[0]接入第2级四列缓冲控制信号产生子电路101-1-2的输入DIN[1]，依次类推，使第I级四列缓冲控制信号产生子电路101-1-l至第32级四列缓冲控制信号产生子电路101-1-32完成级联；当地址处理子电路101-C产生的S列起始选中信号无效时，将上一级S列缓冲控制信号产生子电路lOl-(1-l)的输出OUT_NEXT[1-l]接入二选一选择器的另一个输入端，第I级四列缓冲控制信号产生子电路101-1-l至第32级四列缓冲控制信号产生子电路101-1-32依次级联。S列缓冲控制信号产生子电路101-1的列结束地址输送给地址处理子电路101-C，当地址处理子电路1l-C产生的S列结束选中信号有效时，该级S列缓冲控制信号产生子电路101-1的输出OUT_NEXT[i]不向下一级S列缓冲控制信号产生子电路101-(i+1)传递，当地