将高速多通道链路中的通道与互连之间的训练模式序列解相关的制作方法
【专利说明】将高速多通道链路中的通道与互连之间的训练模式序列解 相关 发明领域
[0001] 本发明的领域总体上涉及高速多通道链路和互连并且更具体地但是不排他地涉 及用于将用于这种链路和互连的训练模式序列解相关的技术。
[0002] 背景信息
[0003] 自从引入了微处理器，计算机系统已经变得越来越快。近似根据摩尔定律（基于 英特尔?公司共同奠基人戈登?摩尔（GordonMoore)于1965公开的预测集成电路上的晶 体管数量将每两年翻倍），速度增加已经在近三十年来以相对平滑的速率上升。同时，存储 器和非易失性存储设备两者的大小也已经稳定地增加，从而使得今天的许多个人计算机变 得比仅仅10-15年前的超级计算机更强大。此外，网络通信的速度已经同样看到了天文数 字增长。
[0004] 处理器速度、存储器、存储设备和网络带宽技术的增长已经导致用更大量的容量 构建和部署网络。最近，基于云的服务的引入（诸如亚马逊（例如，亚马逊弹性计算云（EC2) 和简单存储服务（S3))和微软（例如，Azure和Office365)所提供的那些）已经导致公 共网络基础设施的附加网络构建，除部署大量数据中心以便支持采用私人网络基础设施的 这些服务之外。
[0005] 典型的数据中心部署包括大量的服务器机架，其各自容纳多个机架服务器或刀片 服务器。机架服务器之间的通信通常是使用铜线线缆上以太网协议（IEEE802.3)促成的。 除使用线缆的选项之外，刀片服务器和网络交换机和路由器可被配置成用于支持机架中的 刀片或卡之间的通过电背板或中间板互连的通信。
[0006] 近年来，铜布线上的以太网连接的速度已经达到10吉比特每秒（Gpbs)和40Gpbs 的水平。而且，IEEE(电子电气工程师协会）当前正在开发定义被称为100GBASE-KR4的目 标为电背板上的lOOGpbs带宽的新背板PHY(物理层）类型的规范（IEEE802. 3bj)，其损耗 在7GHz处高达33dB。被称为100GBASE-CR4的用于新lOOGpbs铜线连接的类似规范也正在 由IEEE定义。
[0007] 高速链路和互连操作的重要方面是链路训练。在链路训练期间，训练信号模式从 链路的第一端处的发射端口（即，第一端点）发射到另一个（第二）链路端点处的接收端 口。除其他特征之外，训练模式促成调谐（例如，定时调整、电压信号电平）链路发射器/ 接收器对以便解决可导致数据错误的信号噪声等等。以类似的方式和通常并发地，链路训 练也可在第二链路端点处的发射器和第一端点处的接收器之间执行。对于某些高速链路， 链路或互连在每个方向包括多条通道，并且训练模式通过每条通道传输。
[0008] 附图简要描述
[0009] 当结合附图时，前述方面和本发明的许多伴随优势将变得更加容易认识到，正如 通过参照以下详细描述更好地理解到的那样，其中，贯穿各种视图，相同的参考标号指代相 同的部件，除非另外指明：
[0010] 图1是根据一个实施例示出100GBASE-KR4链路的结构的示意图；
[0011] 图la示出图1的100GBASE-KR4链路，并且进一步描绘远端串扰（FEXT)和近端串 扰（NEXT)的示例；
[0012] 图2a示出用于一个方向的100GBASE-CR4链路的物理介质依赖（PMD)子层链路框 图；
[0013] 图2b示出用于一个方向的100GBASE-KR4链路的PMD子层链路框图；
[0014] 图3是用于10GBASE-KRPHY的训练状态图；
[0015] 图4a和图4b是根据一个实施例示出在100GBASE-KR4和100GBASE-CR4链路的训 练期间使用的链路训练帧的结构的图；
[0016] 图5是示出当使用利用具有随机种子的相同PRBS11多项式的训练模式时位序列 之间的交叉相关的图形图；
[0017] 图6是示出根据一个实施例与四条对应的通道相对应的示例性四个PRBS11多项 式、种子和初始输出的集合的示图；其中PRBS11多项式和种子用于在链路训练期间生成链 路训练模式；
[0018] 图7是示出根据图6中用于通道0的PRBS11多项式配置的线性反馈移位寄存器 的位序列生成器图；
[0019] 图8是示出当使用通过利用不同的PRBS11多项式生成的训练模式时位序列之间 的实质减少的交叉相关的图形图；
[0020] 图9是示出在两个链路端点处将NIC芯片中的TX端口耦合到RX端口的电路板中 的交叉布线路径的示意图；
[0021] 图10是示出根据一个实施例将链路端点配置有被分为两个组的PRBS11多项式集 合和用于选择为每个端点使用不同组的PRBS11多项式的逻辑的100GBASE-KR4链路的示意 图；
[0022] 图11是示出IEEE802. 3条款自动协商基页的配置的示图；
[0023] 图12是包括被配置成用于防止具有基页匹配和相同的随机数字段（nonce field)的两个设备建立链路的逻辑的仲裁状态机图；
[0024] 图13a是多个服务器刀片所安装在的示例性刀片服务器机箱的前等距视图；
[0025] 图13b是图16a的刀片服务器机箱的后等距视图；
[0026] 图13c是与图16a和图16b相对应的多个机架式刀片服务器机箱所安装在的不例 性刀片服务器机架的等距前视图；以及
[0027] 图14示出根据一个实施例的典型服务器刀片的组件的细节；以及
[0028] 图15是示出根据在此公开的实施例采用被配置成用于实现解相关链路训练模式 的网络芯片的网络节点的架构的示意图。
[0029] 详细描述
[0030] 在此描述了用于将用于高速链路和互连的训练模式序列解相关的方法、装置和系 统的实施例。在以下描述中，列出了许多特定细节（诸如lOOGbps以太网链路的实现）以 便提供本发明实施例的透彻理解。然而，本领域普通技术人员将认识到可在没有这些特定 细节中的一项或多项的情况下或者在具有其他方法、组件、材料等等的情况下实践本发明。 在其他情况下，未详细地示出或描述公知的结构、材料、或操作以便避免混淆本发明的各方 面。
[0031] 贯穿本说明书对"一个实施例"或"实施例"的引用是指在此结合该实施例所描述 的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书，短语"在 一个实施例中"或"在实施例中"在各种地方的出现并非必须全部指代相同的实施例。而 且，特定特征、结构或特性可在一个或多个实施例中以任意适当的方式组合。
[0032] 在此公开了提供用于将用于包括所提出的100GBASE-KR4PHY和100GBASE-CR4 PHY的高速以太网链路的训练模式序列解相关的实施例。为了保持与现有的训练机制的兼 容性，用于100GBASE-KR4/CR4PHY的链路训练的某些方面与为IEEE10GBASE-KRPHY定义 的类似方面相同，这是lOGbps链路的目标并且当前用在各种类型的设备（诸如交换机和路 由器）中。此外，存在在IEEEStd802. 3ap-2007中定义的其他共同的方面。尽管可在此 标识并简短地讨论这些共同的方面，通常不在此提供这些方面可如何操作或实现的相应的 细节讨论，以便不混淆实施例的发明性方面。以更多的细节在IEEEP802.3bjDraft1.2 和IEEEP802. 3bhDraft3. 1中描述了某些实施例的其他方面。
[0033] 在图1中示出了 100GBASE-KR4链路的一个实施例的物理层（也被称为"PHY"）结 构。PHY定义互连的物理结构并且负责处理两个链路合作伙伴（也被称为端点，诸如由组件 A和B所描绘的）之间的特定链路上的信号的操作细节。这个层管理信号线上的数据传送， 包括在通过平行通道发送和接收每个信息位所涉及的电平、定时方面和逻辑问题。如图1 所示，每个互连链路的物理连接由四个差分信号对1〇〇组成，在每个方向包括通道0-3。每 个端口支持由两个单向链路组成的链路对以便完成两个组件之间的连接。这同时支持两个 方向的流量。100GBASE-CR4链路的PHY结构具有与图1中示出的配置类似的配置。
[0034] 具有100GBASE-KR4/CR4端口的组件使用一对单向点到点链路（被定义为链路对， 如图1所示）进行通信。每个端口包括发射（Tx)链路接口和接收（Rx)链路端口。对于所 示出的示例，组件A具有连接到组件BRx端口 104的Tx端口 102。同时，组件B具有连接 到组件BRx端口 108的Tx端口 104。一个单向链路从组件A向组件B传输，而另一个链 路从组件B向组件A传输。相对于哪个组件端口发射数据以及哪个端口接收数据定义"发 射"链路和"接收"链路。在图1中示出的配置中，组件A发射链路从组件ATx端口 102向 组件BPx端口 104发射数据。这个相同的组件A发射链路是端口B接收链路。
[0035] 图2a描绘用于一个方向的100GBASE-CR4链路的物理介质依赖（PMD)子层链 路框图。图2b中示出用于一个方向的100GBASE-KR4链路的类似的PMD子层链路框图。 100GBASE-CR4和100GBASE-KR4各自在每个方向采用四条通道，其中使用差分信号对为每 条通道实现信令。100GBASE-CR4和100GBASE-KR4各自还使用2-电平脉冲振幅调制（被称 为PAM2)信号来通过通道发送和接收数据。PAM2信号由被如下映射的两个逻辑电平组成：
[0036] 0映射到-1
[0037] 1映射到+1
[0038] 逻辑电平0和1分别对应于具有信号电平-1和+1的低和高电平信号。
[0039] 100GBASE-CR4和100GBASE-KR4之间的主要不同是100GBASE-CR4定义使用基于线 缆的链路，而100GBASE-KR4定义在电路板等等中（例如，在背板或中间板中）实现链路。如 图2b中所描绘的，设备200(诸如具有100GBASE-KR4PHY的网络接口控制器（NIC)芯片） 耦合到封装202,该封装进而经由焊盘204耦合到板。在分离的层上在板中路由信号路径， 以便促成在NIC芯片上的TX和RX端口之间或者在其他以太网PHY接口端口之间传送信号。
[0040] 100GBASE-CR4和100GBASE-KR4链路是使用以下序列建立的：
[0041] (1)与链路合作伙伴自动协商的能力
[0042] (2)发送训练序列以便对通道的特征调谐PHY
[0043] 获得帧锁
[0044] TXFFE握手：将Tx系数适配到通道特征
[0045] 所会聚的DSP:对通道训练Rx
[0046] 状态交换：是否准备就绪？
[0047] (3)倒计时到数据模式并发送空闲符号
[0048] 用于 100GBASE-KR4PHY和 100GBASE-CR4PHY的物理信令采用具有与 25. 78125 Gbd符号（-38. 8psec)相对应的时间的单元间隔（UI)。
[0049] 在一个实施例中，用于针对100GBASE-KR4/CR4PHY的训练序列的格式类似于用 于在IEEEStd. 802. 3ap-2007规范中定义的10GBASE-KRPHY的格式。在图3中示出针对 10GBASE-KRPHY的训练