总线通讯接收端解码电路的制作方法
【技术领域】
[0001]本发明涉及通信技术领域，尤其涉及总线通信，具体是指一种总线通讯接收端解码电路。
【背景技术】
[0002]常见的联网式电路和主机通讯的时候，一般采用的是绝对电压比较的方式接受主机发送的指令，将总线电平分压后降低至电路可以接受的范围，然后用一个绝对电压值来比较总线发送的电平信号，通过比较结果判断总线发送的指令，现有的这种模式未考虑到当主机和从机之间的连接线过长时，连接线的损耗对总线的影响。
[0003]请参阅图1所示，通过AVDD的分压产生一个和总线电压无关的绝对电平，作为比较阈值，同总线的分压电平比较，总线在平时待机时，其电平大于比较阈值，而在主机发送指令时，其电平则小于比较阈值。
[0004]其存在以下缺点:
[0005]1、由于比较阈值的电平和总线电压无关，所以总线上受到的干扰无法同时用比较阈值来响应，导致主机通过总线发送指令时，从机由于采用的是绝对比较阈值从而接受到错误的指令。
[0006]2、由于是联网式电路，受到实际空间总线长度不一的制约，导致了在通讯模式中，需要对不同位置的从机设置不同的参数，才能是其能够统一接受到主机发送的指令，增加了成本，也增加了时间。
[0007]请参见图2所示，通过电阻R1和电阻R2的分压产生电压VIN，通过电阻R1、电阻R2、电阻R3的分压产生电压VCAP，用电容C1来保持电压VCAP，当总线电压发送指令时，二极管D1防止电压VCAP反向放电，电容C1可以短暂保持电压VCAP。
[0008]其存在以下缺点:
[0009]接受电路结构虽然可以通过电容保持VCAP的电压，但是由于R3的存在，C1的电荷会通过R3放电，R3的大小非常受制约，R3过大，充放电速度过慢，导致C1的电压上升会过慢，R3过小，充放电速度过快，导致C1的电压下降的会过快。
【发明内容】
[0010]本发明的目的是克服了上述现有技术的缺点，提供了一种排除了离主机最近和最远的从机由于连接线不一样的长度导致的差异性、使每一个从机采用一样的设置值、避免不一样的从机使用不一样的设置值的总线通讯接收端解码电路。
[0011]为了实现上述目的，本发明的总线通讯接收端解码电路具有如下构成:
[0012]该总线通讯接收端解码电路，其主要特点是，所述的电路包括:
[0013]第一总线分压模块，用以将总线电压降压后产生的分压电压输入至所述的第一比较器的正向输入端；
[0014]阈值电压产生模块，用以根据所述的总线电压产生一阈值电压，且该阈值电压输入至所述的第一比较器的反向输入端；
[0015]第一比较器，用以根据所述的阈值电压与所述的分压电压的大小，使得所述的主机待机或发送指令。
[0016]进一步地，所述的阈值电压产生模块包括:
[0017]第二总线分压单元，其第一端接地，第二端与所述的总线电压相连接，且其输出端与第二比较器的正向输入端相连接；
[0018]第二比较器，其反向输入端与其输出端相连接；
[0019]电容，其第一端与所述的第二比较器的输出端以及第一比较器的反向输入端相连接，其第二端接地。
[0020]更进一步地，所述的第二总线分压单元包括N个串联的电阻，且该N个串联的电阻的第一端接地，第二端与所述的总线电压相连接;其每两个相邻的串联电阻之间的节点处引出一开关，以形成N-1个开关，所述的N-1个开关的第二端均与第二比较器的正向输入端相连接。
[0021]进一步地，所述的阈值电压产生模块包括:
[0022]分压单元，其第一端接地，第二端接一固定电压，且其输出端与第一比较器的正向输入端相连接；
[0023]第三总线分压模块，其包括数个串联的电阻，该数个串联的电阻的第一端与所述的总线电压相连接，第二端接地，其输出端接ADC单元的输入端；
[0024]ADC单元，用以计算以获得所述的固定电压的分压比例，以使得所述的分压单元输出一与所述的总线电压相关的阈值电压。
[0025]更进一步地，所述的分压单元包括A个串联的电阻，且该A个串联的电阻的第一端接地，第二端与所述的固定电压相连接;其每两个相邻的串联电阻之间的节点处引出一开关，以形成A-1个开关，所述的A-1个开关的第二端均与第一比较器的正向输入端相连接。
[0026]采用了该发明中的总线通讯接收端解码电路，与现有技术相比，具有以下有益的技术效果:
[0027](1)通过电容保持总线电压的分压VCAP，总线发送指令时，总线电压会下降，当VIN〈VCAP时，电路就可以接收到总线发送的指令。VCAP和VIN和总线电压相关，VCAP和VIN之间的差值就可以设定为一个常数，相对量的比较模式比绝对量更精准。
[0028](2)通过比较器给稳定VCAP的电容充放电，可以有效的节省芯片的面积，以及更好的控制充放电电流，使VCAP的电压充电更快，放电更慢，电压更稳定。
【附图说明】
[0029]图1为现有技术中总线通讯接收端解码电路的第一种实施方式的电路图。
[0030]图2为现有技术中总线通讯接收端解码电路的第二种实施方式的电路图。
[0031]图3为本发明的总线通讯接收端解码电路的第一种实施方式的电路图。
[0032]图4为本发明的总线通讯接收端解码电路的第二中实施方式的电路图。
【具体实施方式】
[0033]为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
[0034]本发明采用了相对百分比例比较的方式，排除了离主机最近和最远的从机由于连接线不一样的长度导致的差异性，同时也使每一个从机采用一样的设置值，避免不一样的从机使用不一样的设置值。
[0035]本发明的总线通讯接收端解码电路包括:第一总线分压模块，用以将总线电压降压后产生的分压电压输入至所述的第一比较器的正向输入端；阈值电压产生模块，用以根据所述的总线电压产生一阈值电压，且该阈值电压输入至所述的第一比较器的反向输入端;第一比较器，用以根据所述的阈值电压与所述的分压电压的大小，使得所述的主机待