基于以太网总线的多异步数据口并行测试卡的制作方法
【技术领域】
[0001]本实用新型属于异步数据通信测试领域，具体涉及一种基于以太网总线的多异步数据口并行测试卡。
【背景技术】
[0002]多异步数据口并行测试仪广泛应用于综合数字交换机、互联网控制器、K 口转换盒等设备的异步数据口的测试，特别适合于上述设备的研发、测试和维修。
[0003]传统的异步数据口测试方法，如图1所示，包括PC机、串口电缆、被测设备。其中在PC机I和PC机2中运行超级终端软件，使用拨号方式将被测设备的异步数据端口 I和异步数据端口 2建立连接，然后通过传送文件方式实现测试。
[0004]上述传统的异步数据口测试时，主要存在以下缺陷:
[0005]1、测试两路异步数据口时需要两台PC机，当用户需要测试多路异步数据口时，就需要逐次每路异步数据口信号进行测试，或同时配备相当数量的PC机和串口电缆进行测试，仪器成本高，操作复杂。
[0006]2、用多台PC机进行异步数据口测试时，测试人员需要逐台操作PC机，同时逐次设置PC机中超级终端的相应测试参数，如测试速率、测试字节格式、传输文件内容等，然后以拨号方式建立连接，测试结束后，测试人员需要通过PC机逐台手工收集测试结果；测试效率低，人力资源开销大。
[0007]3、由于传统测试方法是通过PC机中的超级终端传输文件实现，统计被测异步数据口测试结果时，需要查看文件传输过程中的掉包次数和重传次数；结果统计不直观，无法准确、直观的反应被测异步数据口传输性能参数。
[0008]4、由于传统测试方法在测试时需要人工对被测设备的异步数据口间建立测试专线，不能实现自动化测试。
[0009]5、当需要测试多路异步数据口时，采用传统测试方法需要操作多台PC机进行测试，无法真正实现多路并行测试和远程测试。
【发明内容】
[0010]基于上述问题，本实用新型提供了一种基于以太网总线的多异步数据口并行测试卡，解决现有异步数据口测试方法的缺陷。
[0011]本实用新型采用的技术方案是:一种基于以太网总线的多异步数据口并行测试卡，其构成如图2所示，包含有以太网控制器1、以太网变压器2、FPGA芯片3、接口电平转换芯片4、电源电路5。
[0012]以太网控制器I 采用 LXT971ALE 芯片，支持 10Base5、10Base2、1BaseT,10BASE-X, 100BASE-TX, 100BASE-FX,并能自动检测所连接的介质。以太网变压器2采用TRC1183NLE，主要完成信号传输、阻抗匹配、波形修复、信号杂波抑制和高电压隔离等。FPGA芯片3采用XILINX公司的XC4VFX系列器件，它内嵌高性能PPC405硬核和硬件逻辑资源。接口电平转换芯片4采用MAX3232E，完成TTL电平与RS232电平之间转换。电源电路5采用DC-DC转换器LTC3417,完成+5V电源与+3.3V、+2.5V、+1.2V电源的转换。
[0013]FPGA芯片3内部逻辑框图如图3所示。包含以太网接口模块3.1、测试数据发送模块3.2、测试数据接收模块3.3、RAM块3.4、PPC405硬核3.5。
[0014]以太网接口模块3.1包含MII管理模块3.1.1、数据发送模块3.1.2、数据接收模块3.1.3、控制模块3.1.4、以太网模块接口 3.1.5。其中MII管理模块3.1.1可提供一个与媒体无关的接口，用来连接外部的以太网控制芯片LXT971ALE ;数据发送模块3.1.2完成所有与发送数据相关的操作，包括产生报头、添加CRC校验序列；数据接收模块3.1.3完成所有与接收数据相关的操作，包括取出报头、CRC校验。测试数据发送模块3.2包含码型/速率控制模块3.2.1、伪随机码产生模块3.2.2、数据格式封装模块3.2.3、发送控制模块3.2.4、测试数据发送模块接口 3.2.5。码型/速率控制模块3.2.1中的码型包括2~4、2~5、2~6、2~9、2~11、2~15、2~18、2~20、2~21、2~23，速率包括 0.3Κ、0.6Κ、1.2Κ、2.4Κ、4.8Κ、7.2Κ、9.6Κ、14.4Κ、19.2Κ、38.4Κ、57.6Κ、115.2Κ、230.4Κ。伪随机码产生模块3.2.2采用 m序列，其实现方式为序列输出与反馈级模二加后作为序列输入。为实现测试码型的灵活选择，FPGA程序设计采用CASE语句方式，码型选择输入由PPC405硬核控制。数据格式封装模块3.2.3主要完成异步数据口开始位、有效数据位、异步数据口格式校验位、异步数据口停止位的组装，异步数据口数据格式如图6。开始位为I位数据宽度的低电平，有效数据位包含6、7、8位，格式校验位包括奇校验、偶检验、无校验，停止位包括I位、1.5位、2位。发送控制模块3.2.4主要完成封装后的异步数据发送，发送时钟为16倍异步数据口速率。
[0015]测试数据接收模块3.3包含码型/速率控制模块3.3.1、本地伪随机码产生模块3.3.2,同步检测/误码统计模块3.3.3、数据格式解封模块3.3.4、接收控制模块3.3.5、测试数据接收模块接口 3.3.6。其中码型/速率控制模块3.3.1与码型/速率控制模块3.2.1设计方法相同。本地伪随机码产生模块3.3.2与伪随机码产生模块3.2.2设计方法相同。同步检测/误码统计模块3.3.3采用逐位比较型误码检测器。如图7所示，包括比较器、位同步模块、时钟延迟模块、序列同步模块。数据格式解封装模块3.3.4为数据格式封装模块3.2.3的逆过程。接收控制模块3.3.5与发送控制模块3.2.4相同。
[0016]FPGA芯片3的PPC405硬核软件采用实时操作系统vxworks。
[0017]本实用新型，可同时提供8通道异步数据口并行测试，各通道相互独立，FPGA芯片中的PPC405硬核同时扫描并处理8通道外设信息。
[0018]本实用新型采用外接计算机中的虚拟仪器界面控制处理，虚拟仪器界面如图4所示。界面中包括通道号、启动/停止状态、同步/失步状态、波特率、码型、字节格式、误码数、误码率、字节错误数、字节错误率、插入误码。其中通道号、启动/停止状态、波特率、码型、字节格式、插入误码为输入参数，同步/失步状态、误码数、误码率、字节错误数、字节错误率为输出结果。
[0019]上述的计算机虚拟仪器界面中通道号包含I?8通道，波特率包含0.3K、0.6K、1.2Κ、2.4Κ、4.8Κ、7.2Κ、9.6Κ、14.4Κ、19.2Κ、38.4Κ、57.6Κ、115.2Κ、230.4Κ 选项，码型包含2~4、2~5、2~6、2~9、2~11、2~15、2~18、2~20、2~21、2~23选项，字节格式包含有效数据位数、格式校验位、停止位组成。其中字节格式的有效数据位数包括6位、7位、8位选项，格式校验包括奇校验、偶检验、无校验选项，停止位包括I位、1.5位、2位选项。
[0020]本实用新型采用3U标准CPCI板卡结构。
[0021]本实用新型有益技术效果是:通过采用FPGA芯片实现了多路异步数据口的误码测试；用户可以通过计算机虚拟仪器界面实现对多路异步数据口测试参数的同时设置；在测试过程中随时插入误码，校验测试过程中的线路状态；控制方式采用计算机虚拟仪器界面控制、结构形式采用3U标准CPCI板卡结构，方便的集成于计算机测试系统中，实现自动化测试和远程测试。
【附图说明】
[0022]图1为传统异步数据口测试方法。
[0023]图2为本发明连接框图。
[0024]图3为FPGA芯片内部逻辑框图。
[0025]图4为计算机虚拟仪器界面。
[0026]图5为本实用新型的工作流程图。
[0027]图6为异步数据口数据格式图。
[0028]图7为逐位比较型误码检测器原理框图。
【具体实施方式】
[0029]下面结合附图对本实用新型作进一步的详细说明。
[0030]以太网总线多异步数据口并行测试卡，如图2所示，包括以太网控制器1、以太网变压器2、FPGA芯片3、接口电平转换芯片4、电源电路5。
[0031]以太网控制器I芯片型号为LXT971ALE。
[0032]以太网变压器型号2为TRC11