基于fpga的lvds数字视频传输接口装置的制造方法
【技术领域】
[000。 本实用新型设及数字视频传输技术领域，尤其设及一种基于FPGA(Field-Programmable Gate Array,现场可编程口阵列）的LVDS化OW-Voltage Differential Signaling,低电压差分信号)数字视频传输接口装置。
【背景技术】
[0002] 数字视频接口被广泛应用在有图像处理功能的FPGA忍片内，通过数字视频接口可 W将捕捉、处理后的视频、图像信号输出至计算机，为计算机保存原始图像、进行算法仿真、 W及进行试验记录等后续工作提供便利。同时，数字视频转常用接口（如USB、网口等)装置 进一步加速了数字视频接口的普及。
[0003] 传统的数字视频传输方法在速度、噪声、功耗、成本等方面存在很大的局限性，而 LVDS信号具有高速、低成本的特性，将该LVDS信号应用到数字视频传输系统中，通过合理的 方案设计便能使系统满足图像数据实时、稳定、高速传输的要求。LVDS技术核屯、是采用极低 的电压摆幅高速差动传输数据，可W实现点对点或一点对多点的连接，进行远距离信号传 输。该技术是种低摆幅的通用I/O标准，其低摆幅和低电流驱动输出具有低功耗、低噪声、低 误码率、低串扰和低福射等特点，可W满足数据高速传输的要求。
[0004] 目前，数字视频发送和接收功能主要是由各种化annel Link收发忍片W及Camera Link数字视频接口来完成的。其中化annel Link收发忍片将CM0S/1TL电平信号转换成LVDS 信号，再进行数据传输。常用的Channel Link收发忍片型号包括:DS90CR281/DS90CR282， DS90CR283/DS90CR284，DS90CR285/DS90CR286(A)，DS90CR287/DS90CR288(A)等。
[0005] Camera Link信号包括视频、相机控制、串行通信S个部分，其中视频部分是 化mera Link信号的核屯、，主要包括W下5对LVDS信号：4对数据和1对锁相环时钟。Camera Link的视频部分发送端将28位的数据信号，按7:1的比例转换成4对差分信号，1个时钟信号 转换成1对差分信号，接收端则将5对差分信号转换成28位数据信号和1个时钟信号。
[0006] 使用化annel Link收发忍片需要考虑CM0S/T化电平信号和LVDS数据的时序线序 匹配问题，在FPGA忍片发送或接收CM0S/1TL数据信号时就应根据化annel Link收发忍片的 时序要求对所要传输的并行数字信号进行编码和解码，并对相应信号进行延时处理；同时， 化annel Link收发忍片需要占用一定的FPGA板上面积，增加了使用成本，降低了板卡的灵 活性和通用性。 【实用新型内容】
[0007] 本实用新型要解决的技术问题是，提供一种基于FPGA的LVDS数字视频传输接口装 置，利用FPGA片内资源实现Camera Link数字视频的发送和接收。
[000引本实用新型采用的技术方案是，所述基于FPGA的LVDS数字视频发送接口装置，包 括:第一数字视频预处理模块、第一 LVDS视频发送模块和第一 LVDS标准I/O模块，其中，
[0009]所述第一数字视频预处理模块对并行视频数据信号进行延迟和线序匹配处理W 得到符合化mera Link标准时序要求的并行数据信号，并将所述并行数据信号及相应的时 钟信号发送给所述第一 LVDS视频发送模块；
[0010] 所述第一 LVDS视频发送模块对所述并行数据信号进行并串转换得到串行数据信 号，并将所述时钟信号和所述串行数据信号发送给所述第一 LVDS标准I/O模块；
[0011] 所述第一 LVDS标准I/O模块连接LVDS差分线缆，用于将所述时钟信号和所述串行 数据信号传输出去。
[001 ^ 进一步的，所述第一 LVDS视频发送模块调用Quartusi货II软件中IVkga Wizard饭 Plug-In Manager管理器提供的串行器IP核altlvds_tx来完成数据的并串转换。
[0013] 进一步的，所述并行数据信号为28位并行数据信号，所述时钟信号为1位时钟信 号;所述串行数据信号为4路LVDS数据信号；
[0014] 所述第一 LVDS标准I/O模块连接5路LVDS差分线缆，其中，4路LVDS差分线用于传输 4路LVDS数据信号，剩下的1路LVDS差分线用于传输1位时钟信号。
[0015] 本实用新型还提供一种基于FPGA的LVDS数字视频接收接口装置，包括:第二LVDS 标准I/O模块、第二LVDS视频接收模块和第二数字视频预处理模块，其中，
[0016] 所述第二LVDS标准I/O模块连接LVDS差分线缆，用于接收符合Camera Link标准时 序要求的串行LVDS数据信号和相应的时钟信号；
[0017] 所述第二LVDS视频接收模块对所述LVDS数据信号进行串并转换得到并行数据信 号，并将所述时钟信号和所述并行数据信号发送给所述第二数字视频预处理模块；
[0018] 所述第二数字视频预处理模块对并行数据信号进行延迟和线序匹配处理W得到 符合FPGA忍片上其他数字视频处理模块的时序要求的并行数据信号。
[0019] 进一步的，所述第二LVDS视频接收模块调用Quamas觸II软件中M错巧艇泌d鑽 Plug-In Manager管理器提供的解串器IP核altlvds_;rx来完成数据的串并转换。
[0020] 进一步的，所述LVDS数据信号为4路LVDS数据信号;所述时钟信号为1位时钟信号； [0021 ]所述第二LVDS标准I/O模块连接5路LVDS差分线缆，其中，4路LVDS差分线用于接收 4路LVDS数据信号，剩下的1路LVDS差分线用于接收1位时钟信号；
[0022] 所述并行数据信号为28位并行数据信号。
[0023] 本实用新型还提供一种基于FPGA的LVDS数字视频传输接口装置，包括:上述LVDS 数字视频发送接口装置，和/或，上述LVDS数字视频接收接口装置。
[0024] 采用上述技术方案，本实用新型至少具有下列优点：
[0025] 本实用新型所述基于FPGA的LVDS数字视频传输接口装置，在FPGA忍片内配置数字 视频发送/接收接口，故采用了一种工程上更加简洁的方式解决了Camera Link标准的数字 视频信号的发送接收问题。本实用新型使FPGA系统的数字视频传输满足图像数据实时、稳 定、高速传输的要求，为视频的传输途径提供了很好的解决方案。
【附图说明】
[00%]图1为本实用新型第一实施例的基于FPGA的LVDS数字视频发送接口装置组成结构 不意图；
[0027]图2为本实用新型第二实施例的基于FPGA的LVDS数字视频接收接口装置组成结构 示意图。
【具体实施方式】
[0028]为更进一步阐述本实用新型为达成预定目的所采取的技术手段及功效，W下结合 附图及较佳实施例，对本实用新型进行详细说明如后。
[00巧]随着FPGA忍片技术的发展，FPGA忍片的I/O管脚已经可W配置成LVDS标准1/0,即 由FPGA实现LVDS标准的数据发送和接收，配合标准LVDS发送和接收IP核模块，使得本实用 新型实施例利用FPGA片内资源实现普通数字视频和Camera Link数字视频的发送和接收成 为可能。
[0030]本实用新型实施例的数字视频传输装置的实现原理是：由FPGA实现LVDS标准的数 据发送和接收，配合标准LVDS发送/接收IP核模块，将FPGA忍片的I/O管脚配置成LVDS标准， 进行数字视频信号的发送和接收。该视频发送接收装置由LVDS数字视频发送装置和LVDS数 字视频接收装置组成，分别完成LVDS数字视频发送和LVDS数字视频接收功能。
[0031 ]本实用新型第一实施例，一种基于FPGA的LVDS数字视频发送接口装置，如图1所 示，包括:位于FPGA忍片上的第一数