用于finfet器件的结构和方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请为2014年5月29日提交的美国申请第14/290,625号的部分继续申请 案，其要求于2014年4月24日提交的美国临时专利申请第61/983, 770号的优先权，其全 部内容结合于此作为参考。本申请还要求于2014年8月8日提交的美国临时专利申请第 62/034, 926号的优先权，其全部内容结合于此作为参考。
技术领域
[0003] 本发明总体涉及半导体领域，更具体地，涉及FINFET器件。
【背景技术】
[0004] 半导体集成电路（IC)行业已经经历了指数增长。IC材料和设计中的进步已经产 生了多代1C，每一代IC都比前一代IC具有更小和更复杂的电路。在IC的发展过程中，通 常增大了功能密度（即，在每个芯片面积内互连器件的数量），但缩小了几何尺寸（即，使用 制造工艺可以得到的最小部件（或线））。这种按比例缩小工艺通常通过提高生产效率和降 低相关成本来提供益处。
[0005] 这种按比例缩小工艺也已经增加了处理和制造 IC的复杂度，并且为了实现这些 进步，需要在IC处理和制造方面具有相似的发展。例如，已经引入诸如鳍状场效应晶体管 (FinFET)的三维晶体管来代替平面晶体管。尽管现有的FinFET器件和制造 FinFET器件的 方法通常已足以符合它们的预期目的，但是它们不是在所有方面都已完全令人满意。
【发明内容】
[0006] 根据本发明的一个方面，提供了一种鳍状场效应晶体管（FinFET)器件，包括：多 个第一鳍结构，位于衬底上方；以及第二鳍结构，位于衬底上方且邻近于一个第一鳍结构。 其中，第一鳍结构包括：第一半导体材料层，设置在衬底上方；第二半导体材料层，设置在 第一半导体材料层上方，其中，第二半导体材料层由至少部分被半导体氧化物部件包围的 第二半导体材料形成；和第三半导体材料层，设置在第二半导体材料层上方。其中，第二鳍 结构包括：第一半导体材料层，设置在衬底上方；介电层，具有衬垫层并且位于第一半导体 材料层上方，其中，衬垫层设置在介电层和第一半导体材料层之间；和第三半导体材料层， 设置在介电层上方，其中，衬垫层设置在介电层和第三半导体材料层之间。
[0007] 优选地，该器件还包括：多个第一栅叠件，位于衬底上方，包裹在第一鳍结构的一 部分的第三半导体材料层的上方；第一源极/漏极（S/D)部件，被第一栅叠件分隔开并且位 于第一鳍结构的凹进的第三半导体材料层上方；以及第二S/D部件，被第一栅叠件分隔开 并且位于第二鳍结构的凹进的第三半导体材料层上方。
[0008] 优选地，第一栅叠件、第一 S/D部件和第二S/D部件被布置为：两个邻近的第一栅 叠件被一个第一 S/D部件或被第二S/D部件分隔开。
[0009] 优选地，该器件还包括：第三鳍结构，位于衬底上方，第三鳍结构包括：第一半导 体材料层，设置在衬底上方；第二半导体材料层，设置在第一半导体材料层上方；以及凹进 的第三半导体材料层，设置在第二半导体材料层上方。
[0010] 优选地，第三S/D部件设置在第三鳍结构的凹进的第三半导体材料层上方。
[0011] 优选地，第一栅叠件、第一 S/D部件和第三S/D部件被布置为：两个邻近的第一栅 叠件被第一 S/D部件或被第三S/D部件分隔开。
[0012] 优选地，第一半导体材料层包括外延硅（Si);第二半导体材料层包括外延硅锗 (SiGe);半导体氧化物部件包括硅锗氧化物（SiGeO);以及第三半导体材料层包括外延硅 (Si)。
[0013] 优选地，该器件还包括：多个第四鳍结构以及第五鳍结构。其中，多个第四鳍结 构位于衬底上方，第四鳍结构包括：第一半导体材料层，设置在衬底上方；第二半导体材料 层，设置在第一半导体材料层上方；第三半导体材料层，设置在第二半导体材料层上方；和 第四半导体材料层，设置在第三半导体材料层上方。其中，第五鳍结构位于衬底上方，包括： 第一半导体材料层，设置在衬底上方；介电层，设置在第一半导体材料层上方；第三半导体 材料层，设置在介电层上方；和第四半导体材料层，设置在第三半导体材料层上方。
[0014] 优选地，该器件还包括：多个第二栅叠件，位于衬底上方，包裹在第四半导体材料 层的上方和第四鳍结构的第三半导体材料层的一部分的上方；多个第三栅叠件，位于衬底 上方，包裹在第四半导体材料层上方和第五鳍结构的第三半导体材料层的一部分的上方； 以及第四S/D部件，被第二栅叠件或第三栅叠件分隔开，位于第四鳍结构的凹进的第四半 导体材料层上方。
[0015] 优选地，第四半导体材料层包括外延硅锗（SiGe)。
[0016] 根据本发明的另一方面，提供了一种鳍状场效应晶体管（FinFET)器件，包括：衬 底，具有η型鳍状场效应晶体管（NFET)区，其中，NFET区包括：第一栅叠件，包裹在第一 鳍结构的上部，其中，第一鳍结构具有作为其上部的外延硅（Si)层、作为其中部的外延硅 锗（SiGe)、以及作为其底部的外延Si，外延SiGe具有位于外延SiGe的外层的硅锗氧化物 (SiGeO)部件；第一源极/漏极（S/D)部件，位于第一鳍结构的凹进的上部上方；和第二S/D 部件，位于衬底上方的第二鳍结构上方，其中，第二鳍结构具有作为其上部的凹进的外延Si 层、作为其中部的且具有衬垫层的介电层，以及作为其底部的外延Si，衬垫层包裹在介电层 的顶面和底面；以及两个邻近的第一栅叠件被位于第一鳍结构上方的S/D部件或位于第二 鳍结构上方的S/D部件分隔开。
[0017] 优选地，该器件还包括：衬底，具有P型鳍状场效应晶体管（PFET)区，其中，PFET 区包括：第二栅叠件，包裹在第三鳍结构的上部的上方，第三鳍结构具有作为其上部的外延 硅锗（SiGe)、作为其中部的顶段的外延Si、作为其中部的底段的另一外延SiGe以及作为其 底部的另一个外延Si ;第三S/D部件，位于第三鳍结构的凹进的上部上方；第三栅叠件，包 裹在第四鳍结构的上部的上方，其中，第四鳍结构具有作为其上部的外延SiGe、作为其中部 的顶段的外延Si、作为其中部的底段且具有衬垫层的介电层以及作为其底部的另一个外延 Si ;和两个邻近的S/D部件被第二栅叠件或被第三栅叠件分隔开。
[0018] 优选地，该器件还包括：第五鳍结构，位于NFET区中，第五鳍结构包括：作为其上 部的凹进的外延Si层；作为其中部的外延SiGe ;以及作为其底部的外延Si。
[0019] 优选地，该器件还包括：第四S/D部件，形成在第五鳍结构上方。
[0020] 优选地，两个邻近的第一栅叠件被下列S/D部件中的一个分隔开：第一 S/D部件； 或第二S/D部件；或第四S/D部件。
[0021] 优选地，第一栅叠件、第二栅叠件和第三栅叠件包括高k/金属栅（HK/MG)叠件。
[0022] 优选地，衬垫层设置在介电层和凹进的外延Si层之间，以及设置在介电层和外延 Si层之间。
[0023] 根据本发明的又一方面，提供了一种方法，包括：提供具有η型鳍状场效应晶体管 (NFET)区和ρ型鳍状场效应晶体管（PFET)区的衬底；在NFET区和PFET区中形成第一鳍结 构，第一鳍结构包括：作为其上部的第一外延半导体材料层、作为其中部的第二外延半导体 材料层，第二外延半导体材料层具有位于第二外延半导体材料层的外层的半导体氧化物部 件，以及作为其底部的第三半导体材料层；在NFET区和PFET区上方形成第一图案化的硬掩 模（腿）；形成横向沟槽；在NFET区和PFET区上方形成第二图案化的HM以暴露出NFET区 中的横向沟槽中的第二半导体材料层；应用退火以在暴露的第二半导体材料层的外层形成 半导体氧化物部件从而形成第二鳍结构；形成包裹在NFET区和PFET区中的第一鳍结构和 第二鳍结构上方的衬垫层；沉积介电层以在横向沟槽中形成介电锚从而形成第三鳍结构； 在PFET区中形成第四鳍结构和第五鳍结构同时用第三HM覆盖NFET区；使NFET区和PFET 区中的介电层均凹进以暴露出第一鳍结构的上部、第二鳍结构的上部、第三鳍结构的上部、 第四鳍结构的上部和第五鳍结构的上部；以及在暴露的第一鳍结构、暴露的第二鳍结构、暴 露的第三鳍结构、暴露的第四鳍结构和暴露的第五鳍结构上方沉积伪介电层。
[0024] 优选地，该方法还包括：在第二鳍结构中的第一栅极区、第四鳍结构中的第二栅极 区和第五鳍结构中的第三栅极区中形成伪栅极；在NFET器件中的第三鳍结构中的第一源 极/漏极（S/D)区、第三鳍结构中的第二S/D区和第一鳍结构中的第三S/D区中形成第一 S/D部件；以及在PFET区中的第四鳍结构中的第四S/D区中形成第二S/D部件。
[0025] 优选地，该方法还包括：由高k/金属栅极（HK/MG)代替NFET区和PFET区中的伪 栅极。
【附图说明】
[0026] 当结合附图进行阅读时，通过下列详细的描述，可以理解本发明的各方面。应该强 调的是，根据工业中的标准实践，没有按比例绘制附图中的各种部件。实际上，为了清楚地 讨论，示出的部件的尺寸可以被任意增加或减少。
[0027] 图1是根据一些实施例的用于制造 FinFET器件的示例方法的流程图。
[0028] 图2A是根据一些实施例的经历各种工艺的示例FinFET器件的图示立体图。
[0029] 图2B是沿着图2A中线A-A截取的处于根据图1的方法构造的制造阶段的示例 FinFET器件的截面图。
[0030] 图3A是根据一些实施例的经历各种工艺的示例FinFET器件的图示立体图。
[0031] 图3B是沿着图3A中线A-A截取的处于根据图1的方法构造的制造阶段的示例 FinFET器件的截面图。
[0032] 图4、图5、图6A至图6B和图7A至图7B是根据一些实施例的经历各种工艺的 FinFET器件的图示立体图。
[0033] 图7C是沿着图7A中线A-A截取的处于根据图1的方法构造的制造阶段的示例 FinFET器件的截面图。
[0034] 图8A至图8B和图9A至图9B是根据一些实施例的经历各种工艺的FinFET器件 的图示立体图。
[0035] 图9C是沿着图9A中线AA-AA截取的处于根据图1的方法构造的制造阶段的示例 FinFET器件的截面图。
[0036] 图IOA是根据一些实施例的经历各种工艺的FinFET器件的图示立体图。
[0037] 图IOB是沿着图IOA中线B-B截取的处于根据图1的方法构造的制造阶段的示例 FinFET器件的截面图。
[0038] 图11是根据一些实施例的经历各种工艺的FinFE