负载减小的存储模块的制作方法
【专利说明】负载减小的存储模块
[0001 ] 相关申请
[0002]本申请要求2013年10月15日提交的美国临时专利申请第61/891,331号的权利，其内容以引用的方式引入本申请。
【背景技术】
[0003]计算存储系统通常由一个或多个动态随机存取存储器(DRAM)集成电路(本文称为DRAM器件)组成，它们连接至一个或多个处理器。多个DRAM器件可以布置在存储模块(诸如双列直插存储模块(DMM))上。D頂M包括安装在印刷电路板(PCB)上的一系列DRAM器件，并且通常被设计用于个人计算机、工作站、服务器等。存在不同类型的存储模块，包括用于双倍数据速率类型3(DDR3)的负载减小DMM(LRDIMM)，其被用于大容量服务器和高性能计算平台。存储容量可以由与许多DRAM器件和DHM的用户相关联的数据(DQ)总线和请求(RQ)总线的加载来限制。LRD MM可以通过使用存储缓冲部件(也称为寄存器)来增加存储容量。寄存的存储模块在DRAM器件和系统的存储控制器之间具有寄存器。例如，全缓冲组成的DIMM架构在存储控制器与DMM上的DRAM器件之间引入了先进的存储缓冲部件(AMB)。存储控制器与AMB通信，犹如AMB是存储器件;并且AMB与DRAM器件进行通信，犹如AMB是存储控制器。AMB可以缓冲部件数据、命令和地址信号。通过这种架构，存储控制器不写入DRAM器件，而是AMB写入DRAM器件。
[0004]光刻部件尺寸随着DRAM在市场上出现的每个连续代而稳定减小。因此，每一代的器件存储能力都增加。每一代都增加了接口的信号发送速率(signaling rate)，同时也提尚了晶体管性能。
[0005]不幸的是，没能表现出相应提高的一种存储系统设计是标准存储通道的模块容量。这种容量随着信号发送速率的增加而稳定降低。
[0006]部分原因在于用于标准存储系统的链接拓扑。当更多模块被加入到系统时，信号完整性降低，并且信号发送速率必须降低。当以最大信号发送速率进行操作时，当前典型的存储系统被限于刚好两个或三个模块。
【附图说明】
[0007]在附图中，通过示例而非限制地示出本发明。
[0008]图1A是示出根据一个实施例的在IDPC存储结构中利用1R+LRDIMM的每通道两插槽(2-SPC)存储通道布线的示图。
[0009]图1B是示出根据一个实施例的在2DPC存储结构中利用2R+LRDMM的2-SPC存储通道布线的示图。
[0010]图2A是示出根据一个实施例的在IDPC存储结构中利用1R+LRDMM的3-SPC存储通道布线的示图。
[0011 ]图2B是示出根据一个实施例的在2DPC存储结构中利用2R+LRDMM的3-SPC存储通道布线的示图。
[0012]图2C是示出根据一个实施例的在3DPC存储结构中利用3R+LRDMM的3-SPC存储通道布线的示图。
[0013]图3是示出根据一个实施例的根据偶数和奇数的半字节(nibble)的利用中央处理单元(CPU)槽和通过数据线耦合至CPU槽的用于R+LRDIMM的两个D頂M槽的2-SPC存储通道布线的示图。
[0014]图4A是示出根据一个实施例的具有用一个R+LRDMM填充的一个D MM槽和用连续DIMM(C-DIMM)填充的另一个DIMM槽的2-SPC双倍数据速率四代(DDR4)通道的示图。
[0015]图4B是示出根据一个实施例的具有用一个R+LRDMM填充的一个D MM槽和用另一个R+LRDIMM填充的另一个01丽槽的2-3?0 DDR4通道的示图。
[0016]图5是示出根据一个实施例的根据半字节的集合的利用CPU槽和通过数据线耦合至CPU槽的用于R+LRDIMM的三个DIMM槽的3-SPC存储通道布线500的示图。
[0017]图6A是示出根据一个实施例的具有用一个R+LRDIMM填充的一个DIMM槽和用C-DIMM填充的两个DIMM槽的3-SPC DDR4通道的示图。
[0018]图6B是示出根据一个实施例的具有用R+LRD MM填充的两个DMM槽和用C-D MM填充的另一个01丽槽的3-5?0 DDR4通道的示图。
[0019]图6C是示出根据一个实施例的具有用R+LRDMM填充的三个DMM槽的3-SPC DDR4通道的示图。
[0020]图7是示出根据一个实施例的位于3-SPC存储系统的三个DMM槽之间的专用总线的示图。
[0021]图8是示出根据一个实施例的位于存储系统的两个DIMM槽之间的专用总线的本地控制信号和远程控制信号的示图。
[0022]图9是示出根据一个实施例的命令和地址(CA)缓冲部件的示图。
[0023]图10是示出根据一个实施例的数据(DQ)缓冲部件的示图。
[0024]图11是示出根据一个实施例的当在IDPC结构中用一个R+LRDIMM填充时以及当在2DPC结构中用两个R+LRDIMM填充时的2-SPC系统中的数据流的示图。
[0025]图12是示出根据一个实施例的当用一个R+LRD頂M填充时以及当用两个R+LRDMM填充时的2-SPC系统中的芯片选择(CS)生成的示图。
[0026]图13是示出根据一个实施例的当用一个R+LRDIMM填充时、当用两个R+LRDIMM填充时以及当用三个R+LRDIMM填充时的3-SPC系统中的CS生成的示图。
[0027]图14是示出根据一个实施例的R+DDR4DRAM的示图。
[0028]图15A是示出根据一个实施例的具有用一个低成本R+LRDMM填充的一个D頂M槽和用C-DIMM填充的另一个DIMM槽的2-SPCDDR4通道的示图。
[0029]图15B是示出根据一个实施例的具有用低成本R+LRDMM填充的两个DIMM槽的2-SPC DDR4通道的示图。
[0030]图16A是示出根据一个实施例的具有芯片上系统(SoC)和四个超越DDR4DRAM器件的平板电脑存储结构的示图。
[0031 ]图16B是示出根据一个实施例的具有CI3U以及用超越DDR4DRAM器件填充的、两个DIMM槽的两个存储通道的个人计算机(PC)存储结构的示图。
[0032]图16C是示出根据一个实施例的具有CPU以及包含用一个或多个超越DDR4DRAM器件填充的一个DIMM槽的1-SPC存储通道的第一服务器存储结构的示图。
[0033]图16D是示出根据一个实施例的具有CPU以及包含用超越DDR4DRAM器件的一个或两个R+LRDIMM填充的两个DIMM槽的2-SPC存储通道的第二服务器存储结构的示图。
[0034]图16E是示出根据一个实施例的具有CPU以及包含用超越DDR4DRAM器件的一个、两个或三个R+LRDIMM填充的三个DIMM槽的3-SPC存储通道的第三服务器存储结构的示图。
[0035]图19示出了根据一个实施例的具有R+LRDIMM的DDR4通道仿真的示图。
[0036]图20是根据一个实施例的操作负载减小的双重模式存储模块的方法的流程图。
[0037]图21是根据一个实施例的包括具有三个存储模块的主存储器的计算机系统的一个实施例的示图。
【具体实施方式】
[0038]本文描述的实施例描述了用于存储系统的技术。存储系统的一种实施方式包括具有多个模块插槽的母板基板，用存储模块来填充一个模块插槽。第一集合的数据线被设置在母板基板上并耦合至模块插槽。第一集合的数据线包括耦合在存储控制器和第一插槽之间的点对点数据线的第一子集以及耦合在存储控制器和第二插槽之间的点对点数据线的第二子集。第一集合的数据线还可以包括耦合在存储控制器和第三插槽之间的点对点数据线的第三子集。第二集合的数据线被设置在母板基板上，并且耦合在第一插槽和第二插槽之间。第二集合的数据线还可以包括耦合在第一插槽和第二插槽之间的数据线的第四子集以及耦合在第一插槽和第三插槽之间的数据线的第五子集。第一和第二集合的数据线可以组成存储通道，并且存储通道可以是一插槽每通道(SPC)存储通道、2-SPC存储通道或3-SPC通道(当具有三个模块插槽时)。模块插槽在本文还被描述为母板基板的槽。因此，在说明书中互换使用插槽和槽。此外，本文描述的半字节可以包括数据信号的四条线(在每位间隔期间，每条线上一位)以及定时信号的两条线(每个位间隔具有差分定时事件)。各个实施例涉及大于64位的DMM(诸如支持ECC的72位宽DMM，诸如用于服务器存储系统)。
[0039]参照具有多达三个R+DDR4LMHMM的存储系统来描述本文的各个实施例，其中如本文所描述的，可以使用动态点对点(DPP)以3.2Gb/s在3个DHM每通道(DPC)下进行操作。一些实施例不要求改变为DRAM器件本身和中央处理单元(CPU)，但是可以包括模块接口和模块的缓冲部件的变化，并且变为母板。本文描述的R+DDR4LRDIMM与DDR4LRDIMM标准兼容。R+DDR4LRDIMM支持各种纠错编码(ECC)技术，包括单错纠正，同时双错检测(SEC-DED)以及ChipKill ? ECC计算机存储技术或其他先进的ECC计算机存储技术。本文描述的R+DDR4LRDMM的实施例不需要动态裸片上终端(ODT)，并且可以具有与标准LRDIMM相同或低于标准LRD頂M的功率。如本文所描述的，R+LRD MM架构的实施例的规模可以成比例确定为超越DDR4数据速率，例如在一个实施例中达到6.4Gb/s。本文描述的实施例可用于存储系统，其中主总线可以以较高的速率运行并且可以仅通过传送的速度来限制。
[0040]本文还描述了母板的实施例。在一些实施例中，母板在最大数据速率下能够允许30卩(:。1?+001?41^0頂1还可以用于标准母板，并且在那些实施方式中表现出如标准1^0頂1一样的行为。在不要求与标准母板内的互通性的其他实施例中，与标准LMHMM相比，可以以更低的成本来开发R+LRDIMM，这在下文进行详细描述。
[0041 ]存储模块的实施例还可以插入到不同结构的存储系统的插槽中。R+LRDIMM可以由标准存储部件来构建。标准存储控制器部件(具有最小修改)和新存储模块可以用于标准存储系统或新的LRDIMM存储系统。最小的修改可以是存储控制器被配置为根据不同的结构发送适当的控制信息。R+DDR4LRDI丽的实施例被描述为使用DPP来部署。DPP确保存储通道中的所有数据(DQ)网总是点对点，而不论存储结构如何(例如，1-SPC、2-SPC或3-SPC)。消除DQ网的多站(drop)拓扑可以减小反射和其他符号间干扰(ISI)效应，由此允许更高的数据速率。在一些存储结构中，DPP使用一个或多个连续DI丽(CDMM)。⑶頂M是印刷电路板(PCB)(例如，FR-4板)，其不包括有源或无源部件并且包括一个集合的DQ管脚到另一集合的DQ管脚的短路的迹线。
[0042]图1A和图1B是分别示出用于IDPC存储结构100和2DPC存储结构150的2-SPC存储通道布线的示图。
[0043]图1A是示出根据一个实施例的IDPC存储结构100中的利用1R+LRDIMM的2-SPC存储通道布线的示图。在IDPC存储结构100中，第一槽102用连续模块(C-DΠΜ)106填充，并且第二槽104用R+LRDIMM 108填充。图1A示出了72位宽DIMM架构的8位片段(slice)，包括在数据线110上由第二槽104处的R+LRD MM 108接收的第一半字节以及在数据线120上由第一槽102处的C-DMM106接收并在数据线130上路由至第二槽104处的R+LMHMM 108的第二半字
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T O
[0044]图1B是示出根据一个实施例的在2DPC存储结构150中的利用2R+LRDIMM的2-SPC存储通道布线的示图。如类似参考标号表示的，IDPC存储结构100中的2-SPC存储通道布线类似于2DPC存储结构150中的2-SPC存储通道布线。在2DPC存储结构150中，第一槽102用第一 R+LRDMM 108填充，并且第二槽104用第二 R+LRDIMM 108填充。由于第一槽102和第二槽104均由R+LRDIMM 108填充，所以不使用数据线130，并且在数据线110上由第二槽104处的第二R+LRDIMM 108接收第一半字节以及在数据线120上由第一槽102处的第一 R+LMHMM 108接收第二半字节。尽管在图1A和图1B中示出了72位宽DIMM的一个8位片段，但72位宽DIMM架构的其他片段可以是相同的。还应该注意，上面的实施例描述了在C-DIMM 106和R+LRDIMM108处接收半字节，但是应该理解，半字节还可以在数据线上由R+LRDIMM 108发送至存储控制器，其中一些可以穿过C-DIMM 106。
[0045]图2A至图2C分别是示出用于IDPC存储结构200、2DPC存储结构250和3DPC存储结构260的3-SPC存储通道布线的示图。
[0046]图2A是示出根据一个实施例的IDPC存储结构200中的利用1R+LRDIMM的3-SPC存储通道布线的示图。在IDPC存储结构200中，第一槽202用第一CHHMM 206填充，第二槽203用第二C-DIMM206填充，以及第三槽204用R+LMHMM 208填充。图2A示出了72位宽DMM架构的
24位片段，包括:1)在数据线210上由第三槽203处的R+LRDIMM 108接收的第一半字节:2)在数据线212上由第二槽203