延迟线电路的制作方法
【技术领域】
[0001 ] 本发明总体涉及集成电路，更具体地，涉及延迟电路。
【背景技术】
[0002]延迟元件是一些集成电路和系统中的时钟分配网络的构造块。延迟元件用于限定数据在这些系统内传输(movement)的时间基准。可变延迟元件是用于在高速数字集成电路中进行精细、精确和准确的脉冲延迟(或相位)控制的基于反相器的电路。为了实现范围较宽的延迟或相位调整，可变延迟元件被是实现为反相器链。反相器链被称为延迟线。
[0003]在许多集成电路中，在诸如DLL (延迟锁相环)、TDC (时间-数字转换器)、VCO (压控振荡器)、脉宽控制环(PWCL)等的系统中使用延迟线。在这些应用中，可变延迟元件被用于精确和准确的脉冲时间基准。
[0004]双数据率电路(在时钟信号的上升沿和下降沿均传送数据)也使用延迟线或延迟数据或时钟延迟来在数据传输中实现适当的信号定时。延迟线提供了用于调整输入信号延迟的线性步进(linear step) 0然而，在一些情况下，不一致的延迟步长变化增加了时钟抖动。
【发明内容】
[0005]根据本发明的一个方面，提供了一种延迟线线路，包括:多个延迟单元，被配置为基于来自延迟线控制器的第一指令来接收输入信号，选择性地反转或中继输入信号，并且产生第一输出信号；以及相位内插器，配置为基于来自延迟线控制器的第二指令来选择性地在相位内插器中添加速度控制单元，其中，相位内插单元进一步被配置为接收第一输出信号并且产生第二输出信号。
[0006]优选地，多个延迟单元中指定数量的延迟单元被配置为基于来自延迟线控制器的第一指令来延迟输入信号以产生第一输出信号。
[0007]优选地，延迟线控制器被配置为基于输入信号经过多个延迟单元中的奇数个还是偶数个延迟单元的判断来生成第二指令。
[0008]优选地，速度控制单元包括电容元件。
[0009]优选地，该延迟线电路还包括:工艺感测电路，被配置为提供表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量的工艺感测输出。
[0010]优选地，相位内插单元被配置为基于工艺感测输出来选择性地添加速度控制单
J L ο
[0011]优选地，在细调模式中，相位内插单元被配置为使得第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。
[0012]优选地，指定的时间延迟在大约2皮秒(ps)到大约3ps的范围内。
[0013]优选地，相位内插单元包括:第一相位单元，被配置为提供具有第一相位的第一相位输出；以及第二相位单元，被配置为提供具有第二相位的第二相位输出。
[0014]优选地，第一相位单元包括被配置为具有第一可变电流输出的第一可变反相器，而第二相位单元包括被配置为具有第二可变电流输出的第二可变反相器。
[0015]优选地，第二相位单元还包括连接至第二可变反相器的两个反相器。
[0016]优选地，速度控制单元选择性地连接在两个反相器之间。
[0017]优选地，基于来自延迟线控制器的第三指令一起控制第一可变电流输出和第二可变电流输出，以提供具有范围在第一相位到第二相位之间的第三相位的第二输出。
[0018]根据本发明的另一方面，提供了一种方法，包括:基于来自延迟线控制器的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号；将第一输出信号发送给相位内插单元，相位内插单元被配置为接收第一输出信号并且提供第二输出信号；以及基于来自延迟线控制器的第二指令，选择性地在相位内插单元中添加速度控制单
J L ο
[0019]优选地，该方法还包括:基于来自延迟线控制器的第一指令，使用多个延迟单元中指定数量的延迟单元产生第一输出信号。
[0020]优选地，第二指令取决于输入信号经过奇数个还是偶数个延迟单元的判断。
[0021 ] 优选地，选择性地添加速度控制单元包括选择性地添加电容元件。
[0022]优选地，使相位内插单元基于来自延迟线控制器的第三指令来选择性地添加速度控制单元，其中，第三指令基于工艺感测输出，工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量。
[0023]优选地，该方法还包括:使第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。
[0024]根据本发明的又一方面，提供了一种延迟线电路，包括:多个延迟单元，被配置为接收输入信号并且提供第一输出信号，多个延迟单元被配置为基于来自延迟线控制器的第一指令来选择性地反转或中继输入信号；工艺感测电路，被配置为提供工艺感测输出，工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量；以及相位内插单元，包括:第一相位单元，被配置为提供具有第一相位的第一相位输出；第二相位单元，被配置为提供具有第二相位的第二相位输出；和偏移单元，被配置为基于来自延迟线控制器的第二指令和第三指令来选择性地在第二相位单元中添加速度控制单元，其中第二指令取决于输入信号经过奇数个还是偶数个延迟单元的判断，而第三指令取决于工艺感测输出，其中，相位内插单元被配置为接收第一输出信号并且提供第二输出信号。
【附图说明】
[0025]当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0026]图1A是根据一些实施例的示例性延迟线电路。
[0027]图1B是根据一些实施例的图1A中的相位内插器的输入和输出信号的示例性曲线。
[0028]图2是根据一些实施例的示例性延迟线电路。
[0029]图3A和图3B是根据一些实施例的示例性工艺感测电路。
[0030]图4是根据一些实施例的图1A中的示例性延迟线电路的步进延迟的曲线。
[0031]图5是根据一些实施例的用于示例性延迟线电路的操作方法的流程图。
【具体实施方式】
[0032]以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
[0033]高速同步集成电路(诸如微处理器和存储器)在操作中具有严格一致的时钟信号。例如，双数据率(DDR)同步动态随机存取存储器(SDRAM)是时钟同步受到严格控制的应用。在一些实施例中，在系统上并行放置DDR-SDRAM部件来为数据传送提供较宽的带宽。这帮助确保数据位对齐，每个部件使用时钟同步电路来使部件的输出与系统时钟一致。
[0034]随着DDR应用在芯片上系统设计中变得越来越流行，一些DDR系统(例如，DDR4系统)能够是吸纳大约3.2GHz的数据速率。DDR系统使用延迟线和延迟数据或时钟延迟来在数据传输中实现适当的信号定时。延迟线提供了用于调整所接收输入信号延迟的线性步进。不一致的延迟步进变化增加了时钟抖动。抖动是在输入相位恒定时输出上的相位误差量，其对输出信号引入噪声。
[0035]通常通过粗调整和细调整来调节高速DDR系统中的信号延迟。一些高速DDR系统引入梯级，其通常具有6至8皮秒范围内的步进。然而，6至8皮秒范围内的步进延迟引入了抖动，不仅由于延迟的大小而且还由于每一步延迟之间的显著变化。
[0036]图1A是根据一些实施例的示例性延迟线电路100。延迟线电路100被配置为提供通过延迟线控制器101数字控制的可调延迟。延迟线电路100被配置为提供足够大的延迟来用于低速应用以及提供足够小的延迟来用于高速应用。例如，在一些实施例中，延迟线电路100能够为低速或低频信号(信号频率为大约800MHz或更低)至高速或高频信号(信号频率为大约3200MHz或更高)以及它们之间的任何信号提供可调延迟。
[0037]延迟线电路100包括延迟线控制器101、延迟单元102a、102b、…、102n(统称为“延迟单元102”，并且在图1A中没有示出102η)和相位内插器105。延迟线电路100包括η个延迟单元102，其中η是正整数。延迟单元102接收输入信号106并通过延迟输入信号106来改变输入信号106以产生第一输出信号107。在一些实施例中，延迟单元102选择性地反转输入信号106以产生第一输出信号107。在一些实施例中，延迟线控制器101选择性地使输入信号106被特定数量的延迟单元102接收、处理和输出以产生第一输出信号107。
[0038]在一些实施例中，每个延迟单元102都包括用于反转输入信号106的两个反相器103(在图1A中为一个上反相器和一个下反相器，它们均由相同的标号标示，例如103a、103b、103c等)以及用于中继输入信号106的传输门104(例如，104a，104b和104c等)。例如，假设输入信号106具有数据高(即，H)相位，其在给定时间具有上升沿。假设延迟线控制器101具有使输入信号106延迟多少的指令，延迟线控制器101控制输入信号106