栅极驱动电路、栅极驱动方法和移位寄存器与流程

本申请涉及显示驱动技术领域，尤其涉及一种栅极驱动电路、栅极驱动方法和移位寄存器。

背景技术：

现有的像素电路采用控制驱动晶体管栅极电位的方式控制输出电流，通过开关晶体管控制驱动晶体管处于二极管连接状态来实现阈值电压补偿功能。如图1所示，在现有的像素电路中，标号为T3的为驱动晶体管，标号为T2的为开关晶体管(T2和T3都为p型晶体管，在图1中，Vinit为起始电压，VDD为高电平，EM为发光控制信号,VSS为低电平，Vdata为数据电压，Vref为参考电压，标号为C1的为存储电容，标号为T1、T4、T5、T6、T7的分别为第一晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管)。由图1可知，如果监测开关晶体管T2的特性和驱动晶体管T3的特性，需要保证从Vinit-T1-T2-T3-VDD通路，这样即需要本级栅极驱动信号输出端Sn和相邻下一级栅极驱动信号输出端同时输出低电平。而现有的栅极驱动电路无法实现前后两级栅极驱动信号同时为低电平，因此无法监测像素电路中的开关晶体管的和驱动晶体管的特性。

技术实现要素：

在本申请的实施例中，提供一种栅极驱动电路、栅极驱动方法和移位寄存器，解决现有的栅极驱动电路无法实现前后两级信号同时输出低电平，因此无法监测像素电路二极管连接状态的晶体管特性的问题。

为了达到上述目的，本申请实施例提供了一种栅极驱动电路，包括：

下拉控制节点控制单元，分别与第一时钟信号输入端、相邻上一级栅极驱动电路的栅极驱动信号输出端和下拉控制节点连接；

上拉控制节点控制单元，分别与第一时钟信号输入端、第一电平输出端、所述下拉控制节点和上拉控制节点连接；

上拉节点控制单元，分别与节点控制单元控制端、所述上拉控制节点和上拉节点连接，用于所述上拉控制节点控制所述上拉节点；

下拉节点控制单元，分别与节点控制单元控制端、所述下拉控制节点和下拉节点连接，用于所述下拉控制节点控制所述下拉节点；以及，

输出单元，分别与所述上拉节点、所述下拉节点、第二电平输出端、输出电平端和本级栅极驱动信号输出端连接，用于在所述上拉节点、所述下拉节点的控制下控制所述本级栅极驱动信号输出端的电平。

在本申请的一个实施例中，本申请实施例所述的栅极驱动电路还包括：交互控制单元，分别与所述下拉控制节点、所述上拉控制节点、所述第二电平输出端和第二时钟信号输入端连接，用于控制所述下拉控制节点的电平。

在本申请的一个实施例中，所述交互控制单元包括：第一交互控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二电平输出端连接；以及，

第二交互控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一交互控制晶体管的第二极连接，第二极与所述下拉控制节点连接。

在本申请的一个实施例中，本申请实施例所述的栅极驱动电路还包括：

第一电位维持单元，分别与所述下拉控制节点和所述本级栅极驱动信号输出端连接，用于维持所述下拉控制节点的电位；以及，

第二电位维持单元，分别与所述上拉控制节点和所述第二电平输出端连接，用于维持所述上拉控制节点的电位。

在本申请的一个实施例中，所述第一电位维持单元包括第一电容，所述第二电位维持单元包括第二电容。

在本申请的一个实施例中，所述输出电平端用于在正常驱动模式下输出第二时钟信号，在调试模式下输出第一电平。

在本申请的一个实施例中，所述下拉控制节点控制单元包括：

第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，第二极与所述下拉控制节点连接；

所述上拉控制节点控制单元包括：

第二控制晶体管，栅极与所述下拉控制节点连接，第一极与所述上拉控制节点连接，第二极与所述第一时钟信号输入端连接；以及，

第三控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第一电平输出端连接；

所述上拉节点控制单元包括:

第四控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述上拉控制节点连接，第二极与所述上拉节点连接；

所述下拉节点控制单元包括：

第五控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接；

所述输出单元包括：

第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二电平输出端连接，第二极与所述本级栅极驱动信号输出端连接；以及，

第二输出晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述输出电平端连接。

本申请实施例提供了一种栅极驱动方法，应用于上述的栅极驱动电路，所述栅极驱动方法包括：在调试模式下，

输出电平端输出第一电平；

在输出阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位维持为第一电平，上拉控制节点控制单元控制上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平；

在复位阶段，节点控制单元控制端输出第二电平，下拉控制节点控制单元控制下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点的电位为第一电平，上拉节点控制单元控制维持上拉节点的电位，下拉节点控制单元控制维持下拉节点的电位，输出单元控制所述本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平。

在本申请的一个实施例中，本申请实施例所述的栅极驱动方法还包括：在正常驱动模式下，

所述输出电平端输出第二时钟信号；

在输出阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位为第一电平，上拉控制节点控制单元控制上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端与输出电平端连接，从而使得本级栅极驱动信号输出端输出第一电平；

在复位阶段，节点控制单元控制端输出第一电平，下拉控制节点控制单元控制下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点的电位为第一电平，上拉节点控制单元控制上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点的电位为第二电平，输出单元控制本级栅极驱动信号输出端与第二电平输出端连接，从而控制本级栅极驱动信号输出端输出第二电平。

本申请的实施例还提供了一种移位寄存器，包括多个级联的上述的栅极驱动电路；

每一级栅极驱动电路包括的下拉控制节点控制单元都与相邻上一级栅极驱动电路的栅极驱动信号输出端连接。

与现有技术相比，本申请所述的栅极驱动电路、栅极驱动方法和移位寄存器在调试模式下可以使得本级栅极驱动信号输出端在两个阶段连续输出低电平，从而能够使得本级栅极驱动信号与相邻下一级栅极驱动信号能够在某一阶段都为低电平，从而能够获取像素电路中二极管连接状态下的晶体管(所述晶体管可以包括开关晶体管和/或驱动晶体管)的特性。

附图说明

图1为现有的像素电路的电路图；

图2是本申请实施例所述的栅极驱动电路的结构图；

图3是本申请实施例所述的栅极驱动电路在调试模式下的工作时序图；

图4是本申请实施例所述的栅极驱动电路在正常驱动模式下的工作时序图；

图5是本申请另一实施例所述的栅极驱动电路的结构图；

图6是本申请又一实施例所述的栅极驱动电路的结构图；

图7是本申请所述的栅极驱动电路的一具体实施例的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请的实施例中，采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。在本发明所述的栅极驱动电路的具体实施例中，以晶体管为p型晶体管为例说明，但是在实际操作时，本申请实施例栅极驱动电路包括的晶体管也可以为n型晶体管，在此对晶体管的类型不作限定。

如图2所示，本申请的一个实施例中，所述的栅极驱动电路包括：

下拉控制节点控制单元11，分别与输入第一时钟信号CK的第一时钟信号输入端、相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1和下拉控制节点PDCN连接，用于在所述第一时钟信号输入端的控制下控制所述下拉控制节点PDCN是否与所述相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接；

上拉控制节点控制单元12，分别与输入第一时钟信号CK的第一时钟信号输入端、第一电平输出端VO1、所述下拉控制节点PDCN和上拉控制节点PUCN连接，用于在所述第一时钟信号输入端、所述下拉控制节点PDCN、所述第一电平输出端VO1和所述第一时钟信号输入端的控制下控制所述上拉控制节点PUCN的电位；

上拉节点控制单元13，分别与节点控制单元控制端Tr、所述上拉控制节点PUCN和上拉节点PU连接，用于在所述节点控制单元控制端Tr的控制下控制所述上拉控制节点PUCN是否与所述上拉节点PU连接；

下拉节点控制单元14，分别与所述节点控制单元控制端Tr、所述下拉控制节点PDCN和下拉节点PD连接，用于在所述节点控制单元控制端Tr的控制下控制所述下拉控制节点PDCN是否与所述下拉节点PD连接；以及，

输出单元15，分别与所述上拉节点PU、所述下拉节点PD、第二电平输出端VO2、输出电平端OLT和本级栅极驱动信号输出端Sn连接，用于在所述上拉节点PU的控制下控制所述本级栅极驱动信号输出端Sn是否与所述第二电平输出端VO2连接，在所述下拉节点PD的控制下控制所述本级栅极驱动信号输出端Sn是否与所述输出电平端OLT连接。

本发明实施例所述的栅极驱动电路在工作时，在调试模式下可以使得本级栅极驱动信号输出端Sn在两个阶段连续输出低电平，从而能够使得本级栅极驱动信号与相邻下一级栅极驱动信号能够在某一阶段都为低电平，从而能够获取像素电路中二极管连接状态下的晶体管(所述晶体管可以包括开关晶体管和/或驱动晶体管)的特性。

在实际操作时，第一电平可以为低电平，第二电平可以为高电平，但是并不限定于此，第一电平的值和第二电平的值会根据实际情况而变化。

本发明实施例所述的栅极驱动电路配合相应的驱动方式，能够在不影响正常驱动信号输出效果的情况下，产生前后两级输出同时为低电平的调试信号。

下面结合调试模式下的时序图来说明本发明如图2所示的栅极驱动电路的实施例在调试模式下的工作过程：

在实际操作时，所述第一电平输出端VO1可以输出低电平VL，所述第二电平输出端VO2可以输出高电平VH，但是不限于此；

如图3所示，在调试模式下，Tr在输入阶段t1和复位阶段t3输出高电平，Tr在其他阶段输出低电平，输出电平端OLT输出低电平VL；

如图3所示，在调试模式下，

在输入阶段t1，CK为低电平，节点控制单元控制端Tr输出高电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出低电平，下拉控制节点控制单元11控制下拉控制节点PDCN与所述相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接，从而使得下拉控制节点PDCN的电位为低电平，上拉控制节点控制单元12控制上拉控制节点PUCN与第一电平输出端VO1连接，从而使得上拉控制节点PUCN的电位为低电平VL，上拉节点控制单元13控制维持上拉节点PU的电位，下拉节点控制单元14控制维持下拉节点PD的电位，输出单元15控制本级栅极驱动信号输出端Sn输出高电平；

在输出阶段t2，CK为高电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制下拉控制节点PDCN的电位维持为低电平，上拉控制节点控制单元12控制上拉控制节点PUCN与输入第一时钟信号CK的第一时钟信号输入端连接，从而使得所述上拉控制节点PUCN的电位为高电平，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得所述上拉节点PU的电位为高电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得所述下拉节点PD的电位为低电平，输出单元15控制所述本级栅极驱动信号输出端Sn与输出电平端OLT连接，从而使得所述本级栅极驱动信号输出端输出低电平VL；

在复位阶段t3，CK为低电平，节点控制单元控制端Tr输出高电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制下拉控制节点PDCN与所述相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接，从而使得下拉控制节点PDCN的电位为高电平，上拉控制节点控制单元12控制上拉控制节点PUCN与第一电平输出端VO1连接，从而使得上拉控制节点PUCN的电位为低电平，上拉节点控制单元13控制维持上拉节点PU的电位，下拉节点控制单元14控制维持下拉节点PD的电位，输出单元15控制所述本级栅极驱动信号输出端Sn与输出电平端OLT连接，从而使得所述本级栅极驱动信号输出端Sn输出低电平VL；

在输出截止保持阶段t4，CK为高电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制维持下拉控制节点PDCN的电位为高电平，上拉控制节点控制单元12控制上拉控制节点PUCN的电位维持为低电平，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得所述上拉节点PU的电位为低电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得所述下拉节点PD的电位为高电平，输出单元15控制本级栅极驱动信号输出端Sn与第二电平输出端VO2连接，从而使得所述本级栅极驱动信号输出端Sn输出高电平VH。

由图3可知，在调试模式下，在复位阶段t3，Sn和相邻下一级栅极驱动电路的栅极驱动信号输出端Sn+1同时输出低电平，从而使得在调试模式下栅极驱动电路前后两级输出波形出现低电平重叠部分，从而可以获取像素驱动电路的检测过程中关键的驱动晶体管和开关晶体管状态和特性参数。

在正常驱动模式下，所述节点控制单元控制端Tr输出低电平，所述输出电平端OLT输出第二时钟信号CB；

如图4所示，在正常驱动模式下，

在输入阶段t1，CK为低电平，CB为高电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出低电平，下拉控制节点控制单元11控制下拉控制节点PDCN与相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接，以使得下拉控制节点PDCN的电位为低电平，上拉控制节点控制单元12控制上拉控制节点PUCN与第一电平输出端VO1连接，以使得上拉控制节点PUCN的电位为低电平，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得上拉节点PU的电位为低电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得下拉节点PD的电位为低电平，输出单元15控制本级栅极驱动信号输出端Sn分别与第二电平输出端VO2和所述输出电平端OLT连接，从而使得所述本级栅极驱动信号输出端Sn输出高电平；

在输出阶段t2，第一时钟信号CK为高电平，第二时钟信号CB为低电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制下拉控制节点PDCN的电位维持为低电平，上拉控制节点控制单元12控制上拉控制节点PUCN与第一时钟信号输入端连接，从而使得上拉控制节点PUCN的电位为高电平，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得上拉节点PU的电位为高电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得下拉节点PD的电位为低电平，输出单元15控制本级栅极驱动信号输出端Sn与输出电平端OLT连接，从而使得本级栅极驱动信号输出端Sn输出低电平；

在复位阶段t3，第一时钟信号CK为低电平，第二时钟信号CB为高电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制下拉控制节点PDCN与相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接，从而控制下拉控制节点PDCN的电位为高电平，上拉控制节点控制单元12控制上拉控制节点PUCN与第一电平输出端VO1连接，从而控制上拉控制节点PUCN的电位为低电平，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得上拉节点PU的电位为低电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得下拉节点PD的电位为高电平，输出单元15控制本级栅极驱动信号输出端Sn与第二电平输出端VO2连接，从而控制本级栅极驱动信号输出端Sn输出高电平VH；

在输出截止保持阶段t4，第一时钟信号CK为高电平，第二时钟信号CB为低电平，节点控制单元控制端Tr输出低电平，相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1输出高电平，下拉控制节点控制单元11控制维持下拉控制节点PDCN的电位，上拉控制节点控制单元12控制维持上拉控制节点PUCN的电位，上拉节点控制单元13控制上拉节点PU与上拉控制节点PUCN连接，从而使得上拉节点PU的电位为低电平，下拉节点控制单元14控制下拉节点PD与下拉控制节点PDCN连接，从而使得下拉节点PD的电位为高电平，输出单元15控制本级栅极驱动信号输出端Sn与第二电平输出端VO2连接，从而控制本级栅极驱动信号输出端Sn输出高电平。

优选的，如图5所示，所述的栅极驱动电路还包括：

交互控制单元16，分别与所述下拉控制节点PDCN、所述上拉控制节点PUCN、所述第二电平输出端VO2和输入第二时钟信号CB的第二时钟信号输入端连接，用于在所述上拉控制节点PUCN和所述第二时钟信号输入端的控制下控制所述下拉控制节点PDCN是否与所述第二电平输出端VO2连接。

本发明如图5所示的栅极驱动电路的实施例设置了交互控制单元16，可以保证当上拉控制节点PUCN的电位为低电平(即第一电平)并且第二时钟信号为低电平时保证PDCN接入高电平VH(即第二电平)，从而保证下拉控制节点PDCN的电位为高电平。

具体的，所述交互控制单元可以包括：第一交互控制晶体管，栅极与所述上拉控制节点连接，第一极与所述第二电平输出端连接；以及，

第二交互控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一交互控制晶体管的第二极连接，第二极与所述下拉控制节点连接。

优选的，如图6所示，本发明实施例所述的栅极驱动电路还包括：

第一电位维持单元17，分别与所述下拉控制节点PDCN和所述本级栅极驱动信号输出端Sn连接，用于维持所述下拉控制节点PDCN的电位；以及，

第二电位维持单元18，分别与所述上拉控制节点PUCN和所述第二电平输出端VO2连接，用于维持所述上拉控制节点PUCN的电位。

在优选情况下，本发明实施例所述的栅极驱动电路还可以包括第一电位维持单元17以维持下拉控制节点PDCN的电位，并包括第二电位维持单元18以维持上拉控制节点PUCN的电位。

具体的，所述第一电位维持单元可以包括第一电容C1，所述第二电位维持单元可以包括第二电容C2。

在实际操作时，所述输出电平端用于在正常驱动模式下输出第二时钟信号，在调试模式下输出第一电平，以使得在正常驱动模式下和调试模式下本级栅极驱动信号输出端Sn输出不同的栅极驱动信号。

具体的，所述下拉控制节点控制单元可以包括：

第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，第二极与所述下拉控制节点连接；

所述上拉控制节点控制单元可以包括：

第二控制晶体管，栅极与所述下拉控制节点连接，第一极与所述上拉控制节点连接，第二极与所述第一时钟信号输入端连接；以及，

第三控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述第一电平输出端连接；

所述上拉节点控制单元可以包括:

第四控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述上拉控制节点连接，第二极与所述上拉节点连接；

所述下拉节点控制单元包括：

第五控制晶体管，栅极与所述节点控制单元控制端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接；

所述输出单元包括：

第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二电平输出端连接，第二极与所述本级栅极驱动信号输出端连接；以及，

第二输出晶体管，栅极与所述下拉节点连接，第一极与所述本级栅极驱动信号输出端连接，第二极与所述输出电平端连接。

下面通过一具体实施例来说明本发明所述的栅极驱动电路。

如图7所示，本发明所述的栅极驱动电路的一具体实施例包括下拉控制节点控制单元、上拉控制节点控制单元、上拉节点控制单元、下拉节点控制单元、输出单元、交互控制单元、第一电位维持单元和第二电位维持单元，其中，

所述下拉控制节点控制单元包括：

第一控制晶体管TC1，栅极与输入第一时钟信号CK的第一时钟信号输入端连接，源极与所述相邻上一级栅极驱动电路的栅极驱动信号输出端Sn-1连接，漏极与所述下拉控制节点PDCN连接；

所述上拉控制节点控制单元包括：

第二控制晶体管TC2，栅极与所述下拉控制节点PDCN连接，源极与所述上拉控制节点PUCN连接，漏极与输入第一时钟信号CK的第一时钟信号输入端连接；以及，

第三控制晶体管TC3，栅极与输入第一时钟信号CK的第一时钟信号输入端连接，源极与所述上拉控制节点PUCN连接，漏极与输出低电平VL的低电平输出端连接；

所述上拉节点控制单元包括:

第四控制晶体管TC4，栅极与节点控制单元控制端Tr连接，源极与所述上拉控制节点PUCN连接，漏极与所述上拉节点PU连接；

所述下拉节点控制单元包括：

第五控制晶体管TC5，栅极与所述节点控制单元控制端Tr连接，源极与所述下拉控制节点PDCN连接，漏极与所述下拉节点PD连接；

所述输出单元包括：

第一输出晶体管TO1，栅极与所述上拉节点PU连接，源极与输出高电平VH的高电平输出端连接，漏极与所述本级栅极驱动信号输出端Sn连接；以及，

第二输出晶体管TO2，栅极与所述下拉节点PD连接，源极与所述本级栅极驱动信号输出端Sn连接，漏极与输出电平端OLT连接；

所述交互控制单元包括：

第一交互控制晶体管TI1，栅极与所述上拉控制节点PUCN连接，源极与输出高电平VH的高电平输出端连接；以及，

第二交互控制晶体管TI2，栅极与输入第二时钟信号CB的第二时钟信号输入端连接，源极与所述第一交互控制晶体管TI1的漏极连接，漏极与所述下拉控制节点PDCN连接；

所述第一电位维持单元17包括：第一电容C1，第一端与下拉控制节点PDCN连接，第二端与本级栅极驱动信号输出端Sn连接；

所述第二电位维持单元18包括：第二电容C2，第一端与上拉控制节点PUCN连接，第二端接入高电平VGH。

在如图7所示的具体实施例中，所有的晶体管都为p型晶体管，在实际操作时，本发明实施例所述的栅极驱动电路包括的晶体管也可以为n型晶体管，在此对晶体管的类型不作限定。

本发明如图7所示的栅极驱动电路的具体实施例在工作时，

如图3所示，在调试模式下，Tr在输入阶段t1和复位阶段t3输出高电平，Tr在其他阶段输出低电平，输出电平端OLT输出低电平VL；

如图3所示，在调试模式下，

在输入阶段t1，CK为低电平，CB为高电平(由于CB为高电平，所以TI2关闭)，Tr输出高电平，Sn-1输出低电平，TC1导通，从而使得PDCN与Sn-1连接，从而控制PDCN的电位为低电平，使得TC2导通，并CK控制TC3导通，从而PUCN接入CK并接入VL，从而PUCN的电位为低电平，Tr控制TC4和TC5都关闭，因此TO1的栅极电位维持为低电平，TO2的栅极电位维持为高电平，TO1打开，TO2关闭，从而Sn输出高电平VH；

在输出阶段t2，CK为高电平，CB为低电平，节点控制单元控制端Tr输出低电平，Sn-1输出高电平，TC1关闭，从而PDCN的电位维持为低电平，TC2打开，TC3关闭，从而PUCN接入CK，PUCN的电位为高电平(由于PUCN的电位为高电平，所以TI1关闭)，TC4打开，PU与PUCN连接，从而使得PU的电位为高电平，TC5打开，PD与PDCN连接，从而使得PD的电位为低电平，TC4关闭，TC5打开，Sn与OLT，从而使得Sn输出VL；

在复位阶段t3，CK为低电平，CB为高电平(由于CB为高电平，所以TI2关闭)，Tr输出高电平，Sn-1输出高电平，TC1打开，从而PDCN与Sn-1连接，从而使得PDCN的电位为高电平，TC2关闭，TC3打开，PUCN接入低电平VL，从而使得PUCN的电位为低电平，TC4和TC5关闭，从而PU的电位维持为高电平，PD的电位维持为低电平，TC4关闭，TC5打开，Sn与OLT，从而使得Sn输出VL；

在输出截止保持阶段t4，CK为高电平，CB为低电平，Tr输出低电平，Sn-1输出高电平，TC1关闭，PDCN的电位维持为高电平，TC2关闭，TC3打开，PUCN接入VL，TI1和TI2都打开，进一步控制PDCN接入VH，TC4和TC5打开，从而PU与PUCN连接，PU的电位为低电平，PD与PDCN连接，PD的电位为高电平，TO1打开，TO2关闭，Sn输出VH。

由图3可知，在调试模式下，在复位阶段t3，本级栅极驱动信号输出端Sn和相邻下一级栅极驱动电路的栅极驱动信号输出端Sn+1同时输出低电平，从而使得在调试模式下栅极驱动电路前后两级输出波形出现低电平重叠部分，从而可以获取像素驱动电路的检测过程中关键的驱动晶体管和开关晶体管状态和特性参数。

如图4所示，在在正常驱动模式下，所述节点控制单元控制端Tr输出低电平，所述输出电平端OLT输出第二时钟信号CB；

如图4所示，在正常驱动模式下，

在输入阶段t1，CK为低电平，CB为高电平(由于CB为高电平，所以TI2关闭)，Tr输出低电平，Sn-1输出低电平，TC1导通，PDCN与Sn-1连接，以使得PDCN的电位为低电平，TC2和TC3都打开，PUCN接入CK和VL，从而PUCN的电位为低电平，TC4和TC5都打开，PU与PUCN连接，PD与PDCN连接，因此PU的电位为低电平，PD的电位为低电平，TO1和TO2都导通，Sn同时接入VH和CB，Sn输出高电平；

在输出阶段t2，CK为高电平，CB为低电平，Tr输出低电平，Sn输出高电平，TC1和TC3都关闭，PDCN的电位维持为低电平，TC2导通，PUCN接入CK，因此PUCN的电位为高电平，TI1关闭，TC4和TC5都打开，PU与PUCN连接，PD与PDCN连接，因此PU的电位为高电平，PD的电位为低电平，TO1关闭，TO2打开，Sn与OLT连接，Sn输出低电平；

在复位阶段t3，CK为低电平，CB为高电平，Tr输出低电平，Sn-1输出高电平，TC1打开，PDCN与Sn-1连接，从而控制PDCN的电位为高电平，TC2关闭，TC3打开，PUCN接入VL，从而控制PUCN的电位为低电平，TC4和TC5都打开，PU与PUCN连接，PU的电位为低电平，PD与PDCN连接，PD的电位为高电平，TO2关闭，TO1打开，Sn接入VGH，Sn输出高电平；

在输出截止保持阶段t4，CK为高电平，CB为低电平，Tr输出低电平，Sn-1输出高电平，TC1关闭，PDCN的电位维持为高电平，TC2和TC3都关闭，PUCN的电位维持为低电平，TI1和TI2都打开，VH接入PDCN，从而进一步将PDCN的电位置为高电平，TC4和TC5都打开，PU与PUCN连接，PD与PDCN连接，PU的电位为低电平，PD的电位为高电平，Sn接入VH，从而Sn输出电平。

在本申请的一个实施例中，提供了一种栅极驱动方法，应用于上述的栅极驱动电路；

所述的栅极驱动方法包括：在调试模式下，输出电平端输出第一电平；

在输入阶段，第一时钟信号输入端输入第一电平，节点控制单元控制端输出第二电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第一电平，下拉控制节点控制单元控制下拉控制节点与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，从而使得下拉控制节点的电位为第一电平，上拉控制节点控制单元控制上拉控制节点与第一电平输出端连接，从而使得上拉控制节点的电位为第一电平，上拉节点控制单元控制维持上拉节点的电位，下拉节点控制单元控制维持下拉节点的电位，输出单元控制本级栅极驱动信号输出端输出第二电平；

在输出阶段，第一时钟信号输入端输入第二电平，节点控制单元控制端输出第一电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制下拉控制节点的电位维持为第一电平，上拉控制节点控制单元控制上拉控制节点与第一时钟信号输入端连接，从而使得所述上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得所述上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得所述下拉节点的电位为第一电平，输出单元控制所述本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平；

在复位阶段，第一时钟信号输入端输入第一电平，节点控制单元控制端输出第二电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制下拉控制节点与所述相邻上一级栅极驱动电路的栅极驱动信号输出端连接，从而使得下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点与第一电平输出端连接，从而使得上拉控制节点的电位为第一电平，上拉节点控制单元控制维持上拉节点的电位，下拉节点控制单元控制维持下拉节点的电位，输出单元控制所述本级栅极驱动信号输出端与输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第一电平；

在输出截止保持阶段，第一时钟信号输入端输入第二电平，节点控制单元控制端输出第一电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制维持下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点的电位维持为第一电平，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得所述上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得所述下拉节点的电位为第二电平，输出单元控制本级栅极驱动信号输出端与第二电平输出端连接，从而使得所述本级栅极驱动信号输出端输出第二电平。

本发明实施例所述的栅极驱动方法中，在调试模式下，在输出阶段和复位阶段本级栅极驱动信号输出端都输出第一电平(即低电平)，在调试模式下产生特殊输出波形，以便于获取像素电路中二极管连接状态下晶体管的特性。

具体的，本发明实施例所述的栅极驱动方法还包括：在正常驱动模式下，

所述输出电平端输出第二时钟信号；

在输入阶段，第一时钟信号输入端输入第一电平，第二时钟信号为第二电平，节点控制单元控制端输出第一电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第一电平，下拉控制节点控制单元控制下拉控制节点与相邻上一级栅极驱动电路的栅极驱动信号输出端连接，以使得下拉控制节点的电位为第一电平，上拉控制节点控制单元控制上拉控制节点与第一电平输出端连接，以使得上拉控制节点的电位为第一电平，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端分别与第二电平输出端和所述输出电平端连接，从而使得所述本级栅极驱动信号输出端输出第二电平；

在输出阶段，第一时钟信号输入端输入第二电平，第二时钟信号为第一电平，节点控制单元控制端输出第一电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制下拉控制节点的电位维持为第一电平，上拉控制节点控制单元控制上拉控制节点与第一时钟信号输入端连接，从而使得上拉控制节点的电位为第二电平，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得上拉节点的电位为第二电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得下拉节点的电位为第一电平，输出单元控制本级栅极驱动信号输出端与输出电平端连接，从而使得本级栅极驱动信号输出端输出第一电平；

在复位阶段，第一时钟信号输入端输入第一电平，第二时钟信号为第二电平，节点控制单元控制端输出第二电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制下拉控制节点与相邻上一级栅极驱动电路的栅极驱动信号输出端连接，从而控制下拉控制节点的电位为第二电平，上拉控制节点控制单元控制上拉控制节点与第一电平输出端连接，从而控制上拉控制节点的电位为第一电平，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得下拉节点的电位为第二电平，输出单元控制本级栅极驱动信号输出端与第二电平输出端连接，从而控制本级栅极驱动信号输出端输出第二电平；

在输出截止保持阶段，第一时钟信号输入端输入第二电平，第二时钟信号为第二电平，节点控制单元控制端输出第一电平，相邻上一级栅极驱动电路的栅极驱动信号输出端输出第二电平，下拉控制节点控制单元控制维持下拉控制节点的电位，上拉控制节点控制单元控制维持上拉控制节点的电位，上拉节点控制单元控制上拉节点与上拉控制节点连接，从而使得上拉节点的电位为第一电平，下拉节点控制单元控制下拉节点与下拉控制节点连接，从而使得下拉节点的电位为第二电平，输出单元控制本级栅极驱动信号输出端与第二电平输出端连接，从而控制本级栅极驱动信号输出端输出第二电平。

本发明实施例所述的移位寄存器包括多个级联的上述的栅极驱动电路；

每一级栅极驱动电路包括的下拉控制节点控制单元都与相邻上一级栅极驱动电路的栅极驱动信号输出端连接。

以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。