本实用新型涉及一种液晶屏显示控制系统，具体涉及一种基于FPGA和SDRAM的验光仪图像与字符液晶屏显示控制系统。
背景技术：
目前用于液晶屏显示控制系统主要有以下几种方案：(1)采用内部设有CMOS图像处理模块和液晶屏时序控制信号的CPU，在其内部实现图像与字符的叠加，这种液晶屏显示控制方案只适用于控制分辨率低的液晶屏的显示，若控制高分辨率液晶屏则成本较高；(2)采用专用的图像字符叠加模块，该模块只能实现特定字符和模拟图像的叠加显示，电路简单，但其灵活性差，不方便图像和字符的修改；(3)采用FPGA和2片SRAM控制液晶屏的显示，SRAM缓存容量小，价格高，不适用于控制分辨率高的液晶屏的显示。
技术实现要素：
鉴于此，本实用新型的目的在于，提供一种基于FPGA和SDRAM的验光仪图像与字符液晶屏显示控制系统，旨在弥补现有液晶屏显示控制系统在实现图像与字符的叠加显示时只适用于控制低分辨率的液晶屏显示的缺陷以及解决采用高分辨率液晶屏显示时其控制系统成本较高的问题。
为了达到上述实用新型的目的，进而采取的技术方案如下：
基于FPGA和SDRAM的验光仪图像与字符液晶屏显示控制系统，包括CMOS摄像模块、CPU数据传输接口和LCD显示模块，还包括FPGA核心处理器模块和SDRAM数据缓存模块，所述FPGA核心处理器模块分别与CMOS摄像模块、CPU数据传输接口和LCD显示模块连接，同时所述FPGA核心处理器模块与所述SDRAM数据缓存模块双向连接；
其中，所述CMOS摄像模块，获取实时动态图像并提供基准时钟信号；
所述SDRAM数据缓存模块包括至少2个以上可用于存储所需显示的字符页面数据的存储区；
所述CPU数据传输接口，将所需显示的字符页面数据传送至FPGA核心处理器模块中；
所述FPGA核心处理器模块，具有一将所述基准时钟信号转换为同步的高频率时钟信号的锁相环模块，同时对CPU数据传输接口传送过来的所需显示的字符页面数据进行处理并将处理后的数据缓存至所述至少2个以上可用于存储所需显示的字符页面数据的存储区中，并同时从该字符页面数据的存储区中读取出所需要显示的字符页面数据，在同步高频率时钟信号的作用下，将接收的实时动态图像与所需显示的字符页面数据发送至所述LCD显示模块中叠加显示。
优选地，所述高频率时钟信号的频率是基准时钟信号频率的3倍以上。
优选地，所述FPGA核心处理器模块通过控制SDRAM的BAn引脚来实现对SDRAM中不同存储区的读写操作。
本实用新型的有益效果：本实用新型的液晶屏显示控制系统采用CMOS摄像模块，实现了液晶屏数字CMOS图像的动态实时显示；CMOS摄像模块和FPGA核心处理器模块的时钟信号同步，实现了液晶屏的稳定显示；FPGA核心处理器模块在CMOS摄像模块提供的同步时钟信号的控制作用下，使数字CMOS图像和字符图字信号叠加，实现了图像与字符的叠加显示；采用SDRAM作为数据缓存模块，缓存容量大，成本低；采用双页面显示数据存储模式，FPGA核心处理器模块对两页面交替进行读写操作，实现双页面交替显示。
附图说明
构成本申请的一部分的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：
图1是本实用新型基于FPGA和SDRAM的验光仪图像与字符液晶屏显示控制系统的结构框图；
图2是本实用新型涉及的基准时钟信号与高频率时钟信号的信号对比图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本实用新型。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
如图1-2所示，一种基于FPGA和SDRAM的验光仪图像与字符液晶屏显示控制系统，包括CMOS摄像模块3、CPU数据传输接口4和LCD显示模块5，还包括FPGA核心处理器模块1和SDRAM数据缓存模块2，所述FPGA核心处理器模块1分别连接CMOS摄像模块3、CPU数据传输接口4和LCD显示模块5，同时所述FPGA核心处理器模块1与所述SDRAM数据缓存模块2双向连接；
其中，本实施例中采用了所述CMOS摄像模块3，一方面实现了对液晶屏数字CMOS图像的动态实时显示，另一方面为FPGA核心处理器模块1提供基准时钟信号。
在CMOS摄像模块3提供的时钟信号的基准下，FPGA核心处理器模块1将基准时钟信号经内部锁相环模块11变为了同步的高频率时钟信号并将高频率的时钟信号作为FPGA核心处理器模块1的主频工作时钟，使FPGA核心处理器模块1的操作速度达到CMOS摄像模块3的3倍以上，并能够同时对SDRAM数据缓存模块2和LCD显示模块5进行操作，大大提高了数据处理效率。
FPGA核心处理器模块1将基准时钟信号经内部锁相环模块11不仅变为了高频率的时钟信号，而且还是同步的时钟信号，如图2所示，实现了液晶屏的稳定显示和同步动态实时显示。
本实施例中采用SDRAM数据缓存模块2作为数据缓存模块，缓存容量大且成本低，同时所述SDRAM数据缓存模块2包含至少2个以上可用于存储所需显示的字符页面数据的存储区，图中分别用第一字符页面数据储存区21和第二字符页面数据储存区22来表示。所述CPU数据传输接口4，负责将所需显示的字符页面数据传送至FPGA核心处理器模块中。
SDRAM数据缓存模块2可以进行多页数据存储，在本实用新型中设置成双页面显示数据存储。FPGA核心处理器模块1接收到CPU数据传输接口4传送的所需显示的数据进行处理后存放入SDRAM数据缓存模块2中，同时将保存在SDRAM数据缓存模块2中的显示数据逐点取出并发送到LCD显示模块5中显示出来。在FPGA核心处理器模块1时钟频率信号的上升沿即图2信号中箭头向上的时刻，对SDRAM数据缓存模块2进行读操作，在下降沿即图2信号中箭头向下的时刻，对SDRAM数据缓存模块2进行写操作，由SDRAM数据缓存器的BAn引脚实现对所需显示的字符页面数据的存储区进行操作选择。当FPGA核心处理器模块1对第一字符页面数据储存区21进行写操作时，则对第二字符页面数据储存区22进行读操作，且将读取的数据传与CMOS摄像模块3传送的数字图像叠加后传送到液晶屏上显示出来，同理，当FPGA核心处理器模块1对第二字符页面数据储存区22进行写操作时，则对第一字符页面数据储存区21进行读操作，液晶屏将显示第一字符页面数据储存区21的数据，实现双页面交替显示。
也就是说，本实施例中FPGA核心处理器模块1，具有一将基准时钟信号转换为同步的高频率时钟信号的锁相环模块，同时对从CPU数据传输接口传送过来的所需显示的数据进行处理并将处理后的数据缓存至所述至少2个以上可用于存储所需显示的字符页面数据的存储区中，同时从该字符页面数据的存储区中读取出所需显示的字符页面数据，在同步高频率时钟信号的作用下，将接收的实时动态图像与所需显示的字符页面数据发送至所述LCD显示模块中叠加显示。
该系统用于控制800*480分辨率以上的TFT彩色液晶屏显示，使用大容量的SDRAM作为数据缓存器和添加CMOS摄像器件采集动态图像等技术，使显示系统实现了液晶屏的稳定显示，图像与字符的叠加显示，双页面交替显示和图像的实时动态显示。
以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。