移位寄存器单元及驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术领域，尤其涉及移位寄存器单元及驱动方法、栅极驱动电路、显示装置。

背景技术：

tft-lcd(thinfilmtransistorliquidcrystaldisplay，薄膜晶体管-液晶显示器)以及oled(organiclight-emittingdiode，有机发光二极管)，越来越多地被应用于高性能显示领域当中，并且为了尽可能的提高显示装置的屏占比，现有技术中的栅极驱动电路通常设置为goa(gatedriveronarray，阵列基板行驱动)电路。

然而，现有的goa电路中一般包括级联的设置的多个移位寄存器单元，即上一级移位寄存器单元的输出信号在作为本级输出信号的同时，还作为下一级移位寄存器单元的输入信号，这样一来，容易因某一级移位寄存器单元输出异常而导致后续的移位寄存器单元均无法正常输出，也即容易发生不良传递。

技术实现要素：

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，能够大幅降低信号发生不良传递的概率。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例一方面提供一种移位寄存器单元，包括一个第一单元、m个第二单元、n个第三单元，其中，m、n为正整数，且n为m的整数倍，2≤m，2≤n/m；所述第一单元包括第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端、第一信号输出端，用于在所述第一信号输入端的控制下，将所述第一时钟信号端的电压作为工作电压输出至所述第一信号输出端，并且在所述第一复位信号端和所述第二时钟信号端的控制下将所述第一电压端的电压作为关闭电压输出至所述第一信号输出端；所述第二单元包括第二信号输入端、第二信号输出端、控制时钟信号端，用于在所述第二信号输入端的控制下将所述控制时钟信号端的电压作为工作电压输出至所述第二信号输出端；所述第三单元包括输出时钟信号端、第三信号输入端、第三信号输出端，用于在所述第三信号输入端的控制下将所述输出时钟信号端的电压作为工作电压输出至所述第三信号输出端；所述移位寄存器单元中：所述第一单元的第一信号输出端与m个第二单元的m个第二信号输入端连接；每一所述第二单元的第二信号输出端分别与n/m个所述第三单元的第三信号输入端连接，不同的第二信号输出端连接不同的第三信号输入端；不同的所述第二单元与不同的所述控制时钟信号端连接，不同的所述第三单元与不同的所述输出时钟信号端连接。

进一步的，所述第一单元包括：输入模块、储能模块、第一输出模块、第一复位模块、下拉控制模块、下拉模块；其中，所述输入模块与所述第一信号输入端和上拉节点连接，用于在所述第一信号输入端的控制下将所述第一信号输入端的信号输出至所述上拉节点；所述储能模块与所述上拉节点连接，用于将所述上拉节点的电压进行存储，或者对所述上拉节点进行充电；所述第一输出模块与所述上拉节点、所述第一时钟信号端和所述第一信号输出端连接，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第一信号输出端；所述第一复位模块与所述第一复位信号端、所述第一电压端、所述上拉节点连接，用于在所述第一复位信号端的控制下将所述第一电压端的电压输出至所述上拉节点；所述下拉控制模块与所述第二时钟信号端、所述第一电压端、所述上拉节点、下拉节点连接，用于在所述第二时钟信号端、所述第一电压端、所述上拉节点的控制下，将所述第二时钟信号端的信号输出至所述下拉节点；所述下拉模块与所述下拉节点、所述第一电压端和所述第一信号输出端连接，用于在所述下拉节点的控制下将所述第一电压端的电压输出至所述第一信号输出端。

进一步的，所述第一单元还包括降噪信号输出端，用于在各信号端的控制下，将所述第二时钟信号端的电压作为降噪电压输出至所述降噪信号输出端；所述第二单元包括中间降噪模块，所述中间降噪模块与所述降噪信号输出端、所述第一电压端、所述第二信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端输出至所述第二信号输出端进行降噪；所述第三单元包括输出降噪模块，所述输出降噪模块与所述降噪信号输出端、所述第一电压端、所述第三信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端输出至所述第三信号输出端进行降噪。

进一步的，所述输入模块包括第一晶体管，所述第一晶体管的栅极和第一极与所述第一信号输入端连接，第二极与所述上拉节点连接；和/或，所述储能模块包括第一电容，所述第一电容的一端与所述上拉节点连接，另一端与所述第一信号输出端连接；和/或，所述第一输出模块包括第二晶体管，所述第二晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述第一信号输出端连接；和/或，所述第一复位模块包括第三晶体管，所述第三晶体管的栅极与所述第一复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；和/或，所述下拉控制模块包括第四晶体管和第五晶体管，所述第四晶体管的栅极和第一极与所述第二时钟信号端连接，第二极与所述下拉节点连接；所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接；和/或，所述下拉模块包括第六晶体管，所述第六晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述第一信号输出端连接；和/或，所述第二单元包括第七晶体管，所述第七晶体管的栅极与所述第二信号输入端连接，第一极与所述控制时钟信号端连接，第二极与所述第二信号输出端连接；和/或，所述第三单元包括第八晶体管，所述第八晶体管的栅极与所述第三信号输入端连接，第一极与所述输出时钟信号端连接，第二极与所述第三信号输出端连接。

进一步的，在所述第一单元还包括降噪信号输出端，所述第二单元包括中间降噪模块，所述第三单元包括输出降噪模块的情况下，所述降噪信号输出端与所述下拉节点连接；所述中间降噪模块包括第九晶体管，所述第九晶体管的栅极与所述降噪信号输出端连接，第一极与所述第一电压端连接，第二极与所述第二信号输出端连接；所述输出降噪模块包括第十晶体管，所述第十晶体管的栅极与所述降噪信号输出端连接，第一极与所述第一电压端连接，第二极与所述第三信号输出端连接。

进一步的，m≤4，n/m≤6。

进一步的，m＝2，n＝8。

本发明实施例另一方面还提供一种栅极驱动电路，包括两个栅极驱动单元；每个所述栅极驱动单元包括至少两级级联的如前述的移位寄存器单元；所述栅极驱动单元中的第三信号输出端用于与依次排布的栅线连接；其中，所述栅线按照n个一组划分为不同的栅线组，所述两个栅极驱动单元中，一个栅极驱动单元与依次排布的奇数栅线组中的栅线连接，另一个栅极驱动单元与依次排布的偶数栅线组中的栅线连接；每个所述栅极驱动单元中：第一级移位寄存器单元的第一信号输入端与起始信号端相连接；除了所述第一级移位寄存器单元以外，任一级移位寄存器单元的第一信号输入端与该级移位寄存器单元的上一级移位寄存器单元的第一信号输出端相连接；除了最后一级移位寄存器单元以外，任一级移位寄存器单元的第一复位信号端与该级移位寄存器单元的下一级移位寄存器单元的第一信号输出端相连接。

本发明实施例再一方面还提供一种显示装置，包括如前述的栅极驱动电路。

本发明实施例又一方面还提供一种用于驱动如前述的移位寄存器单元的驱动方法，其特征在于，所述驱动方法包括：向第一单元的第一信号输入端输入第一输入信号，向第一时钟信号端输入第一时钟信号，在第一输入信号的控制下，将该第一时钟信号作为工作电压输出至第一信号输出端；向m个第二单元的m个控制时钟信号端分别输入不同的控制时钟信号，并在所述第一信号输出端输出的工作电压的控制下，将不同的控制时钟信号作为工作电压分别输出至m个第二信号输出端；向n个第三单元的输出时钟信号端分别输入n个不同的输出时钟信号，并在所述第二信号输出端输出的工作电压的控制下，将n个不同的输出时钟信号作为工作电压分别输出至n个第三信号输出端；其中，向与同一所述第二单元连接的n/m个所述第三单元输入的n/m个输出时钟信号对应的工作电压时段，位于向该第二单元输入的控制时钟信号对应的工作电压时段内；向与第一单元连接的m个第二单元输入的m个控制时钟信号对应的工作电压时段，位于向所述第一单元输入的第一时钟信号对应的工作电压时段内；所述驱动方法还包括：向第一单元的第一复位信号端输入第一复位信号，向第二时钟信号端输入第二时钟信号，并在所述第一复位信号的控制下，将第一电压端的电压作为关闭电压输出至第一信号输出端；其中，所述第二时钟信号与所述第一时钟信号为相反的一组时钟信号。

进一步的，在所述第一单元还包括降噪信号输出端，所述第二单元包括中间降噪模块，所述第三单元包括输出降噪模块的情况下，所述向第二时钟信号输入端输入的第二时钟信号的同时，并控制将该第二时钟信号通过降噪信号输出端输出至第二单元的中间降噪模块，以及第三单元的输出降噪模块，以进行降噪。

进一步的，所述工作电压为高电平电压。

进一步的，所述移位寄存器单元通过n个第三单元分别与n条依次设置的栅线连接；其中，与n条依次设置的栅线连接n个第三单元的n个输出时钟信号端输入的输出时钟信号分别依次至少延迟像素电压的最小写入脉宽。

进一步的，所述第一时钟信号和所述第二时钟信号的脉宽为16h，占空比为50％；所述控制时钟信号的脉宽为8h，占空比为50％；所述输出时钟信号的脉宽为4h，占空比小于或等于50％；其中，h为像素电压的写入脉宽。

进一步的，所述输出时钟信号的高电平为有效显示区中薄膜晶体管的开启电压，低电平小于有效显示区中薄膜晶体管的关闭电压；和/或，所述控制时钟信号中的高电平大于有效显示区中薄膜晶体管的开启电压；和/或，所述第一时钟信号和所述第二时钟信号中的高电平小于有效显示区中薄膜晶体管的开启电压。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，该移位寄存器单元，包括一个第一单元、m个第二单元、n个第三单元，其中，m、n为正整数，且n为m的整数倍，2≤m，2≤n/m；第一单元包括第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端、第一信号输出端，用于在第一信号输入端的控制下，将第一时钟信号端的电压作为工作电压输出至第一信号输出端，并且在第一复位信号端和第二时钟信号端的控制下将第一电压端的电压作为关闭电压输出至第一信号输出端；第二单元包括第二信号输入端、第二信号输出端、控制时钟信号端，用于在第二信号输入端的控制下将控制时钟信号端的电压作为工作电压输出至第二信号输出端；第三单元包括输出时钟信号端、第三信号输入端、第三信号输出端，用于在第三信号输入端的控制下将输出时钟信号端的电压作为工作电压输出至第三信号输出端；移位寄存器单元中：第一单元的第一信号输出端与m个第二单元的m个第二信号输入端连接；每一第二单元的第二信号输出端分别与n/m个第三单元的第三信号输入端连接，不同的第二信号输出端连接不同的第三信号输入端；不同的第二单元与不同的控制时钟信号端连接，不同的第三单元与不同的输出时钟信号端连接。

综上所述，由于上述移位寄存器单元中独立设置多个第三单元，从而在用于栅极驱动电路时，通过独立设置多个第三单元中的第三信号输出端与栅线连接，使得相邻的栅线之间为独立的连接关系，相比于现有技术的栅极驱动电路，相邻栅线与相邻两个级联的移位寄存器单元连接而言，一方面，本发明中一个移位寄存器单元通过多个并列独立设置的第三单元分别与栅线单独连接，能够从很大程度上降低信号发生不良传递的概率；另一方面，尽管本发明的移位寄存器单元用于栅极驱动电路时，第一单元之间也会进行级联，但是，该移位寄存器单元在驱动时，第一单元中输入的第一时钟信号的脉宽要远大于现有技术中移位寄存单元上连接的时钟信号的脉宽，由于时钟信号的脉宽的越大，其出现信号错乱的几率就越低，从而也就更进一步的降低了信号发生不良传递的概率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的具体单元的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的第一单元的电路结构图；

图4为本发明实施例提供的另一种移位寄存器单元的具体单元的结构示意图；

图5为本发明实施例提供的另一种移位寄存器单元的具体单元的连接关系示意图；

图6为本发明实施例提供的一种移位寄存器单元的信号时序图；

图7为本发明实施例提供的一种移位寄存器单元的输出信号模拟图；

图8为本发明实施例提供的一种移位寄存器单元的部分输出信号模拟图。

附图标记：

10-第一单元；101-输入模块；102-储能模块；103-第一输出模块；104-第一复位模块；105-下拉控制模块；106-下拉模块；20-第二单元；201-中间降噪模块；30-第三单元；301-输出降噪模块；clk1-第二时钟信号端；clk2-第二时钟信号端；clkm-控制时钟信号端；clkn-输出时钟信号端；output1-第一信号输出端；output2-第二信号输出端；output3-第三信号输出端；output’-降噪信号输出端；input1-第一信号输入端；input2-第二信号输入端；input3-第三信号输入端；vgl-第一电压端；pu-上拉节点；pd-下拉节点；reset1-第一复位信号端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，参考图1，包括一个第一单元10、m个第二单元20、n个第三单元30，其中，m、n为正整数，且n为m的整数倍，2≤m，2≤n/m。

当然，考虑到实际的布线以及移位寄存器单元的信号控制，一般优选的，m≤4，n/m≤6；更进一步的，根据实际的经验以及信号选取，可以优选，如图1所示，m＝2，n＝8，也即n/m＝4；以下实施例均是以m＝2，n＝8为例，对本发明做进一步的说明。

具体的，如图2所示，第一单元10包括第一信号输入端input1、第一时钟信号端clk1、第二时钟信号端clk2、第一电压端vgl、第一复位信号端reset1、第一信号输出端output1，用于在第一信号输入端input1的控制下，将第一时钟信号端clk1的电压作为工作电压输出至第一信号输出端output1，并且在第一复位信号端reset1和第二时钟信号端clk2的控制下将第一电压端vgl的电压作为关闭电压输出至第一信号输出端output1。

第二单元20包括第二信号输入端input2、第二信号输出端output2、控制时钟信号端clkm，用于在第二信号输入端input2的控制下将控制时钟信号端clkm的电压作为工作电压输出至第二信号输出端output2。

第三单元30包括输出时钟信号端clkn、第三信号输入端input3、第三信号输出端output3，用于在第三信号输入端input3的控制下将输出时钟信号端clkn的电压作为工作电压输出至第三信号输出端output3。

另外，参考图1和图2，该移位寄存器单元中：第一单元10的第一信号输出端output1与2(m)个第二单元20的2(m)个第二信号输入端input2连接(不同的第二单元设置不同的第二信号输入端)。

每一第二单元20的第二信号输出端output2分别与4(n/m)个第三单元30的第三信号输入端input3连接，不同的第二信号输出端output2连接不同的第三信号输入端input3。

不同的第二单元20与不同的控制时钟信号端clkm连接，不同的第三单元30与不同的输出时钟信号端clkn连接。

其中，图2仅示出了一个第一单元10、一个第二单元20、一个第三单元30之间的连接关系，对于其他的第二单元20和第三单元30可以参考图2中相应单元之间的连接关系。

另外，应当理解到，本发明中的工作电压是指，有效控制某个单元进行工作(或者开启)状态时的电压，根据具体单元的设置结构，该工作电压可能存在差异，本发明对此不作限定。

综上所述，本发明中移位寄存器单元中独立设置多个第三单元，从而在用于栅极驱动电路时，通过独立设置多个第三单元中的第三信号输出端与栅线连接，使得相邻的栅线之间为独立的连接关系，相比于现有技术的栅极驱动电路，相邻栅线与相邻两个级联的移位寄存器单元连接而言，一方面，本发明中一个移位寄存器单元通过多个并列独立设置的第三单元分别与栅线单独连接，能够从很大程度上降低信号发生不良传递的概率；另一方面，尽管本发明的移位寄存器单元用于栅极驱动电路时，第一单元之间也会进行级联，但是，该移位寄存器单元在驱动时，第一单元中输入的第一时钟信号的脉宽要远大于现有技术中移位寄存单元上连接的时钟信号的脉宽，由于时钟信号的脉宽越大，其出现信号错乱的几率就越低，从而也就更进一步的降低了信号发生不良传递的概率。

示意的，以下提供一种具体的第一单元10、第二单元20、第三单元30的设置结构。

如图3所示，第一单元10可以包括：输入模块101、储能模块102、第一输出模块103、第一复位模块104、下拉控制模块105、下拉模块106。

其中，输入模块101与第一信号输入端input1和上拉节点pu连接，用于在第一信号输入端input1的控制下将第一信号输入端input1的信号输出至上拉节点pu。

具体的，参考图3，输入模块101可以包括第一晶体管m1，第一晶体管m1的栅极和第一极与第一信号输入端input1连接，第二极与上拉节点pu连接。

储能模块102与上拉节点pu连接，用于将上拉节点pu的电压进行存储，或者对上拉节点pu进行充电。

具体的，参考图3，储能模块102包括第一电容c1，第一电容c1的一端与上拉节点pu连接，另一端与第一信号输出端output1连接。

第一输出模块103与上拉节点pu、第一时钟信号端clk1和第一信号输出端output1连接，用于在上拉节点pu的控制下将第一时钟信号端clk1的信号输出至第一信号输出端output1。

具体的，参考图3，第一输出模块103可以包括第二晶体管m2，第二晶体管m2的栅极与上拉节点pu连接，第一极与第一时钟信号端clk1连接，第二极与第一信号输出端output1连接。

第一复位模块104与第一复位信号端reset1、第一电压端vgl、上拉节点pu连接，用于在第一复位信号端reset1的控制下将第一电压端vgl的电压输出至上拉节点pu。

具体的，第一复位模块104可以包括第三晶体管m3，第三晶体管m3的栅极与第一复位信号端reset1连接，第一极与第一电压端vgl连接，第二极与上拉节点pu连接。

下拉控制模块105与第二时钟信号端clk2、第一电压端vgl、上拉节点pu、下拉节点pd连接，用于在第二时钟信号端clk2、第一电压端vgl、上拉节点pu的控制下，将第二时钟信号端clk2的信号输出至下拉节点pd。

具体的，下拉控制模块105可以包括第四晶体管m4和第五晶体管m5，第四晶体管m4的栅极和第一极与第二时钟信号端clk2连接，第二极与下拉节点pd连接；第五晶体管m5的栅极与上拉节点pu连接，第一极与第一电压端vgl连接，第二极与下拉节点pd连接。

下拉模块106与下拉节点pd、第一电压端vgl和第一信号输出端output1连接，用于在下拉节点pd的控制下将第一电压端vgl的电压输出至第一信号输出端output1。

具体的，参考图3，下拉模块106可以包括第六晶体管m6，第六晶体管m6的栅极与下拉节点pd连接，第一极与第一电压端vgl连接，第二极与第一信号输出端output1连接。

在此基础上，参考图2，第二单元20可以包括第七晶体管m7，第七晶体管m7的栅极与第二信号输入端连接input2(也即与第一信号输出端output1连接)，第一极与控制时钟信号端clkm连接，第二极与第二信号输出端output2连接。

第三单元可以包括第八晶体管m8，第八晶体管m8的栅极与第三信号输入端input3连接(也即与第二信号输出端output2连接)，第一极与输出时钟信号端clkn连接，第二极与第三信号输出端output3连接，该第三信号输出端output3在实际的应用时，与栅线g连接。

在此基础上，为了降低该移位寄存器在应用时输出信号的噪音，参考图4，本发明优选的，第一单元10还包括降噪信号输出端output’，用于在各信号端的控制下，将第二时钟信号端clk2的电压作为降噪电压输出至降该噪信号输出端output’。

在此情况下，参考图4，第二单元20还可以包括中间降噪模块201，该中间降噪模块201与降噪信号输出端output’、第一电压端vgl、第二信号输出端output2连接，用于在降噪信号输出端output’的控制下，将第一电压端vgl输出至第二信号输出端output2进行降噪；当然，实际中，可以有选择的在第二单元20中第七晶体管m7的栅极和第二信号输出端output2之间设置存储电容(图4中未示出)，以降低第七晶体管m7因自身的寄生电容产生的噪音，从而进一步的降低输出信号的噪音，当然不设置该存储电容也不会影响正常工作。

同时，参考图4，第三单元30还可以包括输出降噪模块301，该输出降噪模块301与降噪信号输出端output’、第一电压端vgl、第三信号输出端output3连接，用于在降噪信号输出端output’的控制下，将所述第一电压端vgl输出至第三信号输出端output3进行降噪。

同样实际中，可以有选择的在第三单元30中第八晶体管m8的栅极和第三信号输出端output3之间设置存储电容(图4中未示出)，以降低第八晶体管m8因自身的寄生电容产生的噪音，从而进一步的降低输出信号的噪音，当然不设置该存储电容也不会影响正常工作。

具体的，在第一单元10采用上述图3的电路的基础上，可以直接设置降噪信号输出端output’与下拉节点pd连接(参考图4)，以实现在下拉节点pd的控制下，将第二时钟信号端clk2的电压作为降噪电压输出至降噪信号输出端output’，并通过噪信号输出端output’控制中间降噪模块201和输出降噪模块301以进行逐级降噪。

具体的，参考图4，中间降噪模块201可以包括第九晶体管m9，第九晶体管m9的栅极与降噪信号输出端output’连接，第一极与第一电压端vgl连接，第二极与第二信号输出端output2连接。

输出降噪模块301可以包括第十晶体管m10，第十晶体管m10的栅极与降噪信号输出端output’连接，第一极与第一电压端vgl连接，第二极与第三信号输出端output3连接。

综上所述，一方面，参考图4，可以理解到，在下拉节点pd的控制下，将第二时钟信号端clk2的电压作为降噪电压输出至降噪信号输出端output’，并该降噪信号输出端output’输出的信号(也即第二时钟信号端clk2的信号)能够分别对第二单元和第三单元(通过第一电压端vgl)进行横向逐级降噪，也即在该移位寄存器单元用于栅极驱动电路时，栅极驱动电路内部的噪音能够横向逐级衰减(可参考图7的输出信号模拟图)，并且不会发生纵向传递，从而有利于实际显示的稳定性，满足了产品低风险和高可控性的要求。

另一方面，对于本发明中提供的优选的移位寄存器单元而言，以图4中提供的具体电路为例，第一单元10为6t1c(即6个晶体管1个电容)，第二单元20为2t0c(当然，也可以为2t1c)，第三单元30为2t0c(当然，也可以为2t1c)，应当理解到，其输出的信号的信噪比(参考图8的输出信号模拟图)基本上可以达到与现有的逐级驱动的栅极驱动电路中12t1c的移位寄存器单元同样的输出水平。但是本发明中的每一移位寄存器单元采用26个晶体管，最多采用11个电容(可以为第一单元中的1个电容)控制8条栅线，也即26t11c，也即平均对于每一栅线而言，基本上达到3.25t1c。

也就是说，本发明中的移位寄存器单元在满足现有12t1c的移位寄存器单元的同样的输出水平的同时，能够大幅降低晶体管的使用数量，从而简化了制作工艺，降低了制作成本；同时还减小了栅极驱动电路的分布空间(栅极驱动电路一般设置在产品的边框位置)，从而降低了产品的边框宽度(也即提高显示装置的屏占比)，进而有利于产品的窄边框设计。

本发明还提供一种栅极驱动电路，参考图5所示，该栅极驱动电路包括两个栅极驱动单元(s和s’)；每个栅极驱动单元包括至少两级级联的如前述的移位寄存器单元。其中图5中的两个栅极驱动单元中分别仅示出了一个移位寄存器单元，具体可参考图5中，位于栅极驱动单元s中采用实线示出的移位寄存器单元a，以及位于栅极驱动单元s’中采用虚线示出的移位寄存器单元b。该栅极驱动电路与前述的移位寄存器单元具有相同的有益效果此处不再赘述。

应到理解到，在实际的应用中栅极驱动电路中的第三信号输出端output3(也即移位寄存器单元中第三单元的第三信号输出端)用于与依次排布的栅线连接，可参考图5中栅线g(n)～g(n+15)。

对于本发明中的栅极驱动电路而言，其内部设置有两组分别由前述的移位寄存器单元级联的两个栅极驱动单元(s和s’)，考虑到实际的控制以及驱动信号的设计，本发明中设置两个不同的栅极驱动单元(s和s’)中，一个栅极驱动单元s与依次排布的奇数栅线组中的栅线连接，另一个栅极驱动单元s’与依次排布的偶数栅线组中的栅线连接；其中，栅线组为：将依次排布的栅线按照8(n)个一组划分为不同的栅线组(当然，不同的栅线组由不同的栅线构成)，例如图5中前8个实线的栅线g(n)～g(n+7)为一组，与栅极驱动单元s连接；后8个虚线的栅线g(n+8)～g(n+15)为一组，与栅极驱动单元s’连接；应当理解，栅线组g(n+8)～g(n+15)的下一栅线组为实线，与栅极驱动单元s连接；再下一栅线组为虚线，与栅极驱动单元s’连接。

此处还应当理解到，依次排布的偶数栅线组中的栅线，应依次按照顺序与对应的栅极驱动单元中移位寄存器单元级联次序一一对应连接(也即依次排列的偶数栅线组与依次级联的移位寄存器单元一一对应连接)，例如，第一个偶数栅线组中的栅线与栅极驱动单元中第i级寄存器单元的第三信号输出端连接，则第二个偶数栅线组中的栅线应与该栅极驱动单元中第i+1级寄存器单元的第三信号输出端连接；对于奇数栅线组中的栅线的连接与此类似，此处不再赘述。

还需要说明的是，图5中是以两个栅极驱动单元中的移位寄存器单元按照偶数栅线组和奇数栅线组的依次交替排序关系，进行同样的交替排序，此处应当理解到，图5仅是为了清楚的对连接关系进行示意，并不应看作是对本发明的限定，在实际的加工制作中，需要依据实际的布线需求，各移位寄存器单元之间相对的设置位置可能会发生改变，但只要保证其连接关系与图5中一致即可。

另外，以下对每个栅极驱动单元中移位寄存器单元的级联情况做进一步的说明：

第一级移位寄存器单元的第一信号输入端input1与起始信号端stv相连接，当然，本发明中具有两个栅极驱动单元则应设置两个起始信号端，例如图6中的stv(a)和stv(b)，分别与两个栅极驱动单元中第一级移位寄存器单元的第一信号输入端input1连接。

除了第一级移位寄存器单元以外，任一级移位寄存器单元的第一信号输入端input1与该级移位寄存器单元的上一级移位寄存器单元的第一信号输出端output1相连接；也即本级移位寄存器单元的第一信号输出端output1的输出信号作为下一级移位寄存器单元的第一信号输入端input1的输入信号。

除了最后一级移位寄存器单元以外，任一级移位寄存器单元的第一复位信号端reset1与该级移位寄存器单元的下一级移位寄存器单元的第一信号输出端output1相连接；也即本级移位寄存器单元的第一信号输出端output1的输出信号作为上一级移位寄存器单元的第一复位信号端reset1的输入信号。

当然，此处应当理解到，对于第一级移位寄存器单元的第一信号输入端input1一般均单独设置起始信号端stv，但本发明并不限制于此，也可以将最后一级移位寄存器单元的第一信号输出端output1与第一级移位寄存器单元的第一信号输入端input1连接，也即将最后一级移位寄存器单元的第一信号输出端output1的输出信号作为第一级移位寄存器单元的第一信号输入端input1的起始信号。

同样，对于最后一级移位寄存器单元的第一复位信号端reset1而言，可以单独设置第一复位信号端reset1，也可以第一级移位寄存器单元的第一信号输出端output1与最后一级移位寄存器单元的第一复位信号端reset1连接，本发明对此均不作限定。

另外，还需要说明的是，对于两个栅极驱动单元一般需要设置不同的信号线，以图5中示出的栅极驱动单元s中的移位寄存器单元a和栅极驱动单元s’中的移位寄存器单元b为例，具体的：

例如，图5中栅极驱动单元s(第一单元10)中第一时钟信号连接信号线1(对应图6中clk1(a)信号)和第二时钟信号连接信号线3(对应图6中clk2(a)信号)；而栅极驱动单元s’(第一单元10)中第一时钟信号连接信号线2(对应图6中clk1(b)信号)和第二时钟信号连接信号线4(对应图6中clk2(b)信号)。

同样对于不同的栅极驱动单元(第二单元20)中控制时钟信号端clkm连接不同的信号线，例如图5中的信号线9、10、11、12；具体的，栅极驱动单元s中移位寄存器单元a的两个控制时钟信号端分别连接信号线9和信号线10，栅极驱动单元s’中移位寄存器单元b的两个控制时钟信号端分别连接信号线11和信号线12。

而对于同一栅极驱动单元中：同一移位寄存器单元中不同的第二单元的控制时钟信号端连接不同的信号线，不同级移位寄存器单元中的第二单元的控制时钟信号端可以相应的进行共用，例如，图5中第一级移位寄存器单元a中两个第二单元对应的两个控制时钟信号端分别连接信号线9和信号线10，而该栅极驱动单元s中的下一级移位寄存器单元(图中未示出)中第二单元的两个控制时钟信号端同样分别对应连接信号线9和信号线10。

但是，对于两个栅极驱动单元中输出时钟信号端连接的信号线而言，可以同上述与控制时钟信号端连接的信号线一样，对不同栅极驱动单元的输出时钟信号端设置不同的信号线；不同之处在于，可以根据实际的信号设计，两个栅极驱动单元中输出时钟信号端连接可以选择共用信号线；当然优选的，选用共用信号线的设计方案。

具体的，对于两个栅极驱动单元中输出时钟信号端共用信号线，示意的，可以参考图5，栅极驱动单元s中移位寄存器单元a的8个输出时钟信号端(clkn1、clkn2、clkn3、clkn4、clkn5、clkn6、clkn7、clkn8)分别连接不同的8个信号线(信号线17-24)，同样栅极驱动单元s’中移位寄存器单元b的8个输出时钟信号端也可以分别连接该8个信号线(信号线17-24)，当然，应保证该8个信号线(信号线17-24)上加载的时钟信号的时序关系，以保证电路的正常驱动。

在此基础上，同样以图5中示出的栅极驱动单元s中的移位寄存器单元a和栅极驱动单元s’中的移位寄存器单元b为例，以下对图5中的其他信号线进行简要的说明。

信号线5为移位寄存器单元b中第一单元10的第一信号输入端input1连接的信号线，当然该信号线还与栅极驱动单元s’中移位寄存器单元b上一级的移位寄存器单元中第一单元10的第一信号输出端output1连接。

信号线6为移位寄存器单元a中第一单元10的第一信号输入端input1连接的信号线；当然，该信号线还与栅极驱动单元s中移位寄存器单元a上一级的移位寄存器单元中第一单元10的第一信号输出端output1连接。

信号线7为移位寄存器单元a中第一单元10的第一信号输出端output1连接的信号线，当然该信号线还与栅极驱动单元s中该移位寄存器单元a上一级的移位寄存器单元中第一单元10的第一复位信号端reset1连接，与下一级移位寄存器单元中第一单元10的第一信号输入端input1连接；同时该信号线还与该移位寄存器单元a中第二单元20的第二信号输入端input2(通过图5中的线13)连接。

信号线8为移位寄存器单元b中第一单元10的第一信号输出端output1连接的信号线，当然该信号线还与栅极驱动单元s’中该移位寄存器单元b上一级的移位寄存器单元中第一单元10的第一复位信号端reset1连接，与下一级移位寄存器单元中第一单元10的第一信号输入端input1连接；同时该信号线还与该移位寄存器单元b中第二单元20的第二信号输入端input2连接。

移位寄存器单元中第一单元10的降噪信号输出端output’分别通过信号线27和信号线14对第二单元20和第三单元30进行降噪。

信号线16为向各单元中第一电压端vgl提供电压的信号线。

信号线26为移位寄存器单元中第二单元20的第二信号输出端output2与该移位寄存器单元中第三单元30的第三信号输入端input3之间的连接信号线。

其他信号线此处不再一一赘述，具体可以参考图2-图4中相关的连接线。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路，同样具有与前述实施例提供的移位寄存器单元相同的结构和有益效果。由于前述实施例已经对移位寄存器单元的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。

以下提供一种前述的移位寄存器单元的驱动方法，参考图4，并结合图5和图6，其中，图6中实线的时序信号与图5中移位寄存器单元a对应，虚线的时序信号与图5中移位寄存器单元b对应。

该驱动方法包括：

向第一单元10的第一信号输入端input1输入第一输入信号，向第一时钟信号端ckl1输入第一时钟信号，在第一输入信号的控制下，将该第一时钟信号作为工作电压输出至第一信号输出端output1。

向2(m)个第二单元的2(m)个控制时钟信号端(clkm1和clkm2)分别输入不同的控制时钟信号，并在第一信号输出端output1输出的工作电压的控制下，将不同的控制时钟信号作为工作电压分别输出至2(m)个第二信号输出端output2。

向8(n)个第三单元30的输出时钟信号端(clkn1～clkn8)分别输入8(n)个不同的输出时钟信号，并在第二信号输出端output2输出的工作电压的控制下，将8(n)个不同的输出时钟信号作为工作电压分别输出至8(n)个第三信号输出端output3。

其中，向与同一第二单元20连接的4(n/m)个第三单元30输入的4(n/m)个输出时钟信号对应的工作电压时段(也即4个输出时钟信号作为工作电压的输出时段)，位于向该第二单元输入的控制时钟信号对应的工作电压时段(也即控制时钟信号作为工作电压的输出时段)内。

具体的，可参考图6，以移位寄存器单元a对应的时序信号(实线)为例，与一个第二单元20连接的4个第三单元30输入的clkn1～clkn4对应的工作电压时段t1位于该第二单元20输入的控制时钟信号clkm1(a)对应的工作电压时段t1～t3时段，该工作电压时段也即第二单元20中控制时钟信号端clkm1(a)作为工作电压的输出时段；同理，与另一个第二单元20连接的4个第三单元30输入的clkn5～clkn8对应的工作电压时段t2位于该第二单元20输入的控制时钟信号clkm2(a)对应的工作电压时段t2～t4时段，该工作电压时段也即第二单元20中控制时钟信号端clkm2(a)作为工作电压的输出时段。

另外，向与第一单元10连接的2(m)个第二单元20输入的2(m)个控制时钟信号对应的工作电压时段(也即2个控制时钟信号作为工作电压的输出时段)，位于向第一单元10输入的第一时钟信号对应的工作电压时段(也即第一时钟信号作为工作电压的输出时段)内。

具体的，可参考图6中，以移位寄存器单元a对应的时序信号(实线)为例，两个第二单元20分别输入的2个控制时钟信号clkm1(a)和clkm2(a)对应的工作电压时段t3，位于第一单元10输入的第一时钟信号clk1(a)对应的工作电压时段t1～t5。

当然，该驱动方法还包括：

向第一单元10的第一复位信号端reset1输入第一复位信号，向第二时钟信号端clk2输入第二时钟信号，并在第一复位信号的控制下，将第一电压端vgl的电压作为关闭电压输出至第一信号输出端output1；其中，第二时钟信号与第一时钟信号为相反的一组时钟信号，例如，参考图6中的clk1(a)和clk2(a)，也即clk1(a)为高电平时，clk2(a)为低电平，clk1(a)为低电平时，clk2(a)为高电平。

另外，如前述，为了降低该移位寄存器在应用时输出信号的噪音，实际中优选的，移位寄存器单元采用图4中的设计方式，也即第一单元10还包括降噪信号输出端output’，第二单元20包括中间降噪模块201，第三单元30包括输出降噪模块301，通过该降噪信号输出端output’横向逐级对第二单元和第三单元进行降噪。

在此情况下，在上述向第一单元10的第一复位信号端reset1输入第一复位信号，向第二时钟信号端clk2输入第二时钟信号，并在第一复位信号的控制下，将第一电压端vgl的电压作为关闭电压输出至第一信号输出端output1的同时，还会控制将该第二时钟信号通过降噪信号输出端output’输出至第二单元20的中间降噪模块201，以及第三单元30的输出降噪模块301，以对第二信号输出端output2和第三信号输出端output3进行降噪。

以下以图4中给出的移位寄存器单元(对应图5中的移位寄存器单元a)的具体电路为例，结合其中晶体管的通断(结合图6的时序信号)对整个驱动过程做进一步的说明。

需要说明的是，以下关于图4中的晶体管通、断过程均是以所有晶体管为n型晶体管为例进行的说明，但本发明并不限制于此，图4中的所有晶体管也可以为p型晶体管，当然，此时需要对图6中各个控制信号进行翻转，并将与第一电压端vgl相连接的模块或者晶体管连接至第二电压端vgh。以下实施例均是以各晶体管为n型晶体管，也即前述的工作电压也均高电平电压为例进行具体说明的。

第一阶段：(参考图4)

第一信号输入端input1输入的第一输入信号为高电平(对于第一级移位寄存器单元，即输入初始信号stv为高电平，可参考图6中的stv(a))，第一晶体管m1导通，并将该高电平充入至第一电容c1。

第二阶段：

第一电容c1中与上拉节点pu连接的极板，在上一阶段的存储电容下处于高电位(也可以认为，第一电容c1对上拉节点pu进行放电，使得上拉节点pu处于高电位)，并且此时第一时钟信号端clk1由低电位上升到高电位，通过第二晶体管m2的栅源极电容耦合进一步抬高第二晶体管m2的栅极电位(即pu点的电位进一步抬升)，第二晶体管m2导通，并将第一时钟信号端clk1的高电位(参考图6中的clk1(a)中t1～t5时段)输出至第一信号输出端output1。

在第一信号输出端output1的控制下，第七晶体管m7导通，将控制时钟信号端clkm(参考图6中针对同一移位寄存器单元中的两个控制时钟信号端clkm1(a)和clkm2(a))的信号输出至第二信号输出端output2。应该理解到，在此情况下，必然有第一时钟信号的脉宽大于两个控制时钟信号的脉宽，并且clkm1(a)和clkm2(a)的整体脉宽时段t3均处于clk1(a)的脉宽(t1～t5)内。

并且，在两个第二信号输出端output2输出的信号(也即clkm1(a)和clkm2(a)的信号)控制下，第三单元中第八晶体管m8导通，将输出时钟信号端clkn(参考图6中针对同一移位寄存器单元中的8个控制时钟信号端clkn1～clkn4、clkn5～clkn8)的信号输出至第三信号输出端output3。应该理解到，在此情况下，必然有，控制时钟信号的脉宽大于输出时钟信号的脉宽，并且clkn1～clkn4的整体脉宽时段t1处于clkm1(a)的脉宽(t1～t3)内，clkn5～clkn8整体脉宽时段t2处于clkm2(a)的脉宽(t2～t4)内。

同时，在该阶段中，在上拉节点pu的高电位控制下，第五晶体管m5导通，从而能够通过第一电压端vgl的低电平保证下拉节点pd维持在低电位。

第三阶段：

第一复位信号端reset1输入高电平，第三晶体管m3导通，第一电压端vgl的低电平将上拉节点pu的高电位拉低，第五晶体管m5截止；同时在该阶段，第二时钟信号端clk2输出高电位(参考图6中的clk2(a)中t5～t7时段)，第四晶体管m4导通，并将该第二时钟信号的高电平输出至下拉节点pd，在下拉节点pd的高电位控制下，第六晶体管m6导通，以通过第一电压端vgl(也即关闭电压)对第一信号输出端output1进行复位，同时第二时钟信号端clk2的信号会通过降噪信号输出端output’将第九晶体管m9和第十晶体管m10导通，对第二信号输出端output2和第三信号输出端output3进行逐级降噪。

在此基础上，以下提供一种优选的，上述时钟信号的具体脉宽数值，以及相应的占空比；其中，h为像素电压的写入脉宽。

具体的，第一时钟信号和第二时钟信号的脉宽为16h，占空比为50％；其中，对于栅极驱动电路来说，两个栅极驱动单元中第一时钟信号和第二时钟信号分别相对均延迟8h(即其脉宽的一半)，可参考图6中的clk1(b)相对于clk1(a)延迟其脉宽的一半，clk2(b)相对于clk2(a)延迟其脉宽的一半。

控制时钟信号的脉宽为8h(也即为第一时钟信号和第二时钟信号脉宽的一半)，占空比为50％；其中，同一移位寄存器单元的两个控制时钟信号clkm1和clkm2相对均延迟4h(即其脉宽的一半)，参考图6中clkm2(a)相对clkm1(a)延迟其脉宽的一半，clkm2(b)相对clkm1(b)延迟其脉宽的一半；对于两个栅极驱动单元中连接相邻栅线组的移位寄存器单元而言，当前栅线组对应的移位寄存器单元的clkm1(b)相对于前一栅线组对应的移位寄存器单元的clkm2(a)延迟其脉宽的一半。

输出时钟信号的脉宽为4h(也即为控制时钟信号脉宽的一半)，占空比小于或等于50％；其中，与依次相邻的8条栅线连接的8个第三单元上的8个输出时钟信号依次延迟1h，具体的，可以参考图6中clkn1～clkn8依次延迟1h。

此处需要说明的是，设置与依次相邻的8条栅线连接的8个第三单元上的8个输出时钟信号依次延迟1h，并且保证h为像素电压的最小写入脉宽，其目的是为了在通过栅极驱动电路驱动栅线时，在不改变现有显示面板中数据线设置方式的基础上，通过数据线能够逐行的对相应开启行的亚像素写入像素数据。

当然，也可以设置h大于像素电压的最小写入脉宽；但是，如果设置h小于像素电压的最小写入脉宽，此时现有的数据线设计方式则不能保证像素数据的正常写入，在此情况下，如果需要采用本发明中的栅极驱动电路进行栅线驱动，则需要针对一列亚像素设置多条数据线，当然，同时需要对上述各信号进行适应性的调整，本发明对此不作限定，此处不再一一赘述。

另外，本领域的技术人员应当理解到，采用本发明中栅极驱动电路在实际的显示时，是通过驱动栅线对显示面板的有效显示区中的亚像素中的薄膜晶体管t进行驱动，同样采用高电平为工作电压，也即该薄膜晶体管t为n型晶体管，则该晶体管具有一开启电压v(h)，和一关闭电压v(l)(一般的，该关闭电压为前述第一电压端vgl的低电平电压)，基于此，关于上述时钟信号，以下提供一种优选的时钟信号设计方案来实现电路的高低电平控制，并结合采用该优选的时钟信号设计方案下的各单元的输出模拟信号图(图7)，对相关的信号控制做进一步的解释说明。

优选的，输出时钟信号(对应ckln)的高电平为有效显示区中薄膜晶体管t的开启电压v(h)，其低电平(lvgl)小于有效显示区中薄膜晶体管的关闭电压v(l)。这样一来，通过第三信号输出端output3输出的信号在关闭薄膜晶体管t时，能够减小薄膜晶体管t从开启电压v(h)到关闭电压v(l)的下降延时间(fallingtime)。

具体的，参考图图7和图8(图7中部分输出信号的放大模拟图)，在一个第二信号输出端output2输出工作电压的时段内，例如t1～t3的时段内，则由该第二信号输出端output2控制的4个第三单元的中第八晶体管m8全部打开，且4个第三单元的第三信号输出端output3在t1～t3的时段内(参考图7)，依次输出ckln1～ckln4的信号；参考图8，由于ckln1～ckln4的信号中高电平为有效显示区中薄膜晶体管t的开启电压v(h)，低电平lvgl(例如，-12v)小于有效显示区中薄膜晶体管的关闭电压v(l)(例如，-8v)，此时第三信号输出端output3连接的栅线(gate)对应的实际有效的gatefallingtime从v(h)下降到v(l)的时间减小(即减小下降延时间)；另外，参考图8，以t3时刻为例，一个第二单元中的第二信号输出端output2停止输出工作电压，此时，与该第二单元连接的第三单元的中第八晶体管m8关闭，第三单元的第三信号输出端output3在降噪输出端output’的控制下，电位逐渐复位到第一电压端vgl的电压(-8v)，从而保证了显示区在保持阶段的正常低电位水平(-8v)，减小漏电流。

此处需要说明的是，参考图8，受第三单元中第三信号输出端output3输出信号(对应依次输入的ckln1～ckln4的信号)的耦合影响，第二单元的第二信号输出端output2输出的信号不再是标准方波，根据ckln1～ckln4的依次输入，先上升沿耦合再下降沿耦合，整体呈阶梯状峰型脉冲，这种波形由于被耦合以后被抬到较高的电压水平，能保证第三单元中第八晶体管m8具有较高的开启电流，对第三信号输出端output3的输出(也即gateoutput)影响程度较小，尤其对fallingtime的影响小。

进一步优选的，第二单元20的控制时钟信号(对应clkm)中的高电平大于有效显示区中薄膜晶体管的开启电压v(h)，这样一来，能够提高第三单元中第八晶体管m8的开启电流。

此处需要说明的是，本发明中优选的设置第二单元20的控制时钟信号的高电平大于有效显示区中薄膜晶体管的开启电压v(h)，但本领域的技术人员应当理解到，即使设置第二单元20的控制时钟信号的高电平较低时，可能会因第三单元中第八晶体管m8的开启电流差异，造成第三信号输出端output3的输出(也即gateoutput)的上升时间(risingtime)的差异，但是本发明中优选的设计输出时钟信号的脉宽为4h，其中前3h为预充电时间，因而能够保证gateoutput的risingtime差异并不会对像素实际充电造成影响。

进一步优选的，第一单元10中第一时钟信号(对应clk1)和第二时钟信号(对应clk2)中的高电平小于有效显示区中薄膜晶体管的开启电压v(h)，这样一来，参考图4，能够降低第一单元10中第六晶体管m6、第二单元20中的第九晶体管m9以及第三单元30中的第十晶体管m10的偏压(电压越大，偏压则越大)，从而提高晶体管的寿命，同时不会影响第三单元中第八晶体管m8的开启电流。

另外，在采用上述优选的时钟信号设计方案的基础上，参考图7对应的各单元的输出模拟信号，第一信号输出端output1输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)具有较大的噪音，采用本发明中的电路以及信号设计，通过第一单元对第二单元和第三单元进行逐级降噪，如图7所示，可以看出，第二信号输出端output2输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)的噪音明显减小，第三信号输出端output3输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)基本上达到无噪音的效果；也即采用本发明中栅极驱动电路基本(平均为3.25t1c)输出的信号的信噪比基本上可以达到与现有的12t1c的栅极驱动电路同样的水平，不仅降低了晶体管的实用数量，降低了制作成本，同时还保证了产品的窄边框设计。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。