移位寄存器单元及其驱动方法、扫描驱动电路、显示装置与流程

本公开涉及显示领域，特别涉及一种移位寄存器单元及其驱动方法、扫描驱动电路、显示装置。

背景技术：

阵列基板行驱动(gatedriveronarray，goa)技术相较于传统技术而言，不仅能省去承载扫描驱动电路的电路板、实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。随着显示技术的快速发展，市场对显示产品的美观程度提出了更高的要求，这使得进一步窄化边框成为了众多显示产品的重要需求。而随着goa单元内部电路结构的不断精简，每个goa单元中薄膜晶体管(thinfilmtransistor，tft)的数量已经很难在满足应用需求的前提下进一步减少，这使得每个goa单元所占据的空间很难被进一步压缩，阻碍边框的进一步窄化。

技术实现要素：

本公开提供一种移位寄存器单元及其驱动方法、扫描驱动电路、显示装置，有助于减少栅极驱动器所需的晶体管数量。

第一方面，本公开提供了一种移位寄存器单元，所述移位寄存器单元包括输入端和输出端，还包括：

分别连接所述输入端和第一节点的输入模块，被构造为在第一时钟信号处为有效电平时导通所述输入端与所述第一节点；

分别连接所述第一节点和第二节点的输出控制模块，被构造为在第一节点处为有效电平时向所述第二节点处提供第二时钟信号，在所述第一时钟信号为有效电平时向所述第二节点处提供无效电平；

分别连接所述第一节点和第三节点的复位控制模块，被构造为在所述第二时钟信号和所述第一节点处均为有效电平时向所述第三节点处提供无效电平，在所述第一时钟信号为有效电平时向所述第三节点处提供有效电平；

分别连接所述第二节点、所述第三节点和所述输出端的输出模块，被构造为在所述第二节点处为有效电平时向所述输出端处提供有效电平，在所述第三节点处为有效电平时向所述输出端处提供无效电平；

其中，所述第一时钟信号为有效电平时所述第二时钟信号为无效电平，所述第二时钟信号为有效电平时所述第一时钟信号为无效电平。

在一个可能的实现方式中，所述输出控制模块包括第一晶体管和第二晶体管；其中，

所述第一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二时钟信号，另一个连接所述第二节点，

所述第二晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接无效电平电压线，另一个连接所述第二节点。

在一个可能的实现方式中，所述复位控制模块包括第三晶体管、第四晶体管和第五晶体管；其中，

所述第三晶体管的栅极连接所述第二时钟信号，源极和漏极中的一个连接无效电平电压线，另一个连接所述第四晶体管的源极或漏极，

所述第四晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第三晶体管的漏极或源极，另一个连接所述第三节点，

所述第五晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接有效电平电压线，另一个连接所述第三节点。

在一个可能的实现方式中，所述输出模块包括第六晶体管和第七晶体管；其中，

所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接有效电平电压线，

所述第七晶体管的栅极连接所述第三节点，源极和漏极中的一个连接无效电平电压线，另一个连接所述输出端。

在一个可能的实现方式中，所述输出模块还包括第一电容和/或第二电容，

所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述输出端，

所述第二电容的第一端连接所述第三节点，所述第二电容的第二端连接无效电平电压线。

在一个可能的实现方式中，所述输入模块包括第八晶体管，

所述第八晶体管的栅极连接所述第一时钟信号，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。

在一个可能的实现方式中，所述有效电平低于所述无效电平，所述移位寄存器单元中的晶体管均为基于低温多晶硅技术的p型金属氧化物半导体场效应晶体管。

第二方面，本公开还提供了一种扫描驱动电路，所述扫描驱动电路包括至少一个上述任意一种的移位寄存器单元。

第三方面，本公开还提供了一种显示装置，所述显示装置包括上述任意一种的扫描驱动电路。

第四方面，本公开还提供了一种上述任意一种移位寄存器单元的驱动方法，所述方法包括：

在所述第一时钟信号为有效电平且所述第二时钟信号为无效电平时，向所述输入端处提供有效电平。

由上述技术方案可知，基于移位寄存器单元内的各模块设置，可以例如通过八个晶体管实现所需要的移位寄存器单元的电路结构，因而有助于减少栅极驱动器所需的晶体管数量，减小goa单元所占据的空间，从而窄化边框。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。

图1是本公开一个实施例提供的移位寄存器单元的结构框图；

图2是本公开一个实施例提供的移位寄存器单元的电路结构图；

图3是图2所示的移位寄存器单元的电路时序图；

图4是图2所示的移位寄存器单元在一个工作阶段中的状态示意图；

图5是图2所示的移位寄存器单元在又一工作阶段中的状态示意图；

图6是图2所示的移位寄存器单元在又一工作阶段中的状态示意图；

图7是本公开一个实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。

图1是本公开一个实施例提供的移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输入端gn-1和输出端gn，还包括：

分别连接输入端gn-1和第一节点p1的输入模块11，被构造为在第一时钟信号ck1处为有效电平时导通输入端gn-1与第一节点p1；

分别连接第一节点p1和第二节点p2的输出控制模块12，被构造为在第一节点p1处为有效电平时向第二节点p2处提供第二时钟信号ck2，在第一时钟信号ck1为有效电平时向第二节点p2处提供无效电平；

分别连接第一节点p1和第三节点p3的复位控制模块13，被构造为在第二时钟信号ck2和第一节点p1处均为有效电平时向第三节点p3处提供无效电平，在第一时钟信号ck1为有效电平时向第三节点p3处提供有效电平；

分别连接第二节点p2、第三节点p3和输出端gn的输出模块14，被构造为在第二节点p2处为有效电平时向输出端gn处提供有效电平，在第三节点p3处为有效电平时向输出端gn处提供无效电平；

其中，第一时钟信号ck1为有效电平时第二时钟信号ck2为无效电平，第二时钟信号ck2为有效电平时第一时钟信号ck1为无效电平。

在一个示例中，上述移位寄存器单元所采用的驱动方法可以包括：在第一时钟信号ck1为有效电平且第二时钟信号ck2为无效电平时，向输入端gn-1处提供有效电平。此时，第一节点p1处会在输入模块11的作用下转为有效电平，第二节点p2处会在输出控制模块12的作用下转为无效电平，第三节点p3处会在复位控制模块13的作用下转为有效电平，输出端gn处会在输出模块14的作用下转为无效电平。此后，当第一时钟信号ck1转为无效电平且第二时钟信号ck2转为有效电平时，第一节点p1处将会保持为有效电平，第二节点p2处会在输出控制模块12的作用下转为有效电平，第三节点p3会在复位控制模块13的作用下转为无效电平，输出端gn处会在输出模块14的作用下转为有效电平。此后，当第一时钟信号ck1回到无效电平且第二时钟信号ck2回到有效电平时，可以向输入端gn-1处提供无效电平，第一节点p1处会在输入模块11的作用下转为无效电平，第二节点p2处会在输出控制模块12的作用下转为无效电平，第三节点p3处会在复位控制模块13的作用下转为有效电平，输出端gn处会在输出模块14的作用下转为无效电平。可以看出，配合上述驱动方法，随着第一时钟信号ck1和第二时钟信号ck2的电平翻转，移位寄存器单元的输出端gn会经历“无效电平—有效电平—无效电平”的输出过程，即实现了移位寄存器的电路功能，能够作为goa单元电路实现栅极驱动器。

需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点或信号而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为高电平。在又一示例中，所有电路节点的有效电平均为低电平。在又一示例中，输入端gn-1处的有效电平是低电平，而第一节点p1和第二节点p2处的有效电平是高电平。当然，有效电平和无效电平的设置方式可以不仅限于以上示例。

此外，输入模块11的功能可以通过一个晶体管实现，输出控制模块12的功能可以通过两个晶体管实现，复位控制模块13的功能可以通过三个晶体管实现，输出模块14的功能可以通过两个晶体管实现。可以看出，基于上述移位寄存器单元内的各模块设置，可以例如通过共计八个晶体管实现所需要的移位寄存器单元的电路结构，因而有助于减少栅极驱动器所需的晶体管数量，减小goa单元所占据的空间，从而窄化边框。

图2是本公开一个实施例提供的移位寄存器单元的电路结构图。参见图2，该移位寄存器单元中：

输出控制模块12包括第一晶体管m1和第二晶体管m2；其中，第一晶体管m1的栅极连接第一节点p1，源极和漏极中的一个连接第二时钟信号ck2，另一个连接第二节点p2；第二晶体管m2的栅极连接第一时钟信号ck1，源极和漏极中的一个连接无效电平电压线vgh，另一个连接第二节点p2。需要说明的是，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。本实施例中，以所有晶体管均为p型晶体管、所有电路节点和信号的有效电平均为低电平、无效电平为高电平作为示例，应理解的是本公开的技术方案并不仅限于该实现方式。

复位控制模块13包括第三晶体管m3、第四晶体管m4和第五晶体管m5；其中，第三晶体管m3的栅极连接第二时钟信号ck2，源极和漏极中的一个连接无效电平电压线vgh，另一个连接第四晶体管m4的源极或漏极；第四晶体管m4的栅极连接第一节点p1，源极和漏极中的一个连接第三晶体管m3的漏极或源极，另一个连接第三节点p3；第五晶体管m5的栅极连接第一时钟信号ck1，源极和漏极中的一个连接有效电平电压线vgl，另一个连接第三节点p3。

输出模块14包括第六晶体管m6和第七晶体管m7；其中，第六晶体管m6的栅极连接第二节点p2，源极和漏极中的一个连接输出端gn，另一个连接有效电平电压线vgl，第七晶体管m7的栅极连接第三节点p3，源极和漏极中的一个连接无效电平电压线vgh，另一个连接输出端gn。本实施例中，输出模块14还包括第一电容c1和第二电容c2，其中第一电容c1的第一端连接第二节点p2，第一电容c1的第二端连接输出端gn，第二电容c2的第一端连接第三节点p3，第二电容c2的第二端连接无效电平电压线vgh。应理解的是，第一电容c1和第二电容c2对于实现移位寄存功能来说均非必要的，并且可以仅保留其中的一个来实现上述移位寄存器单元。

此外。输入模块11包括第八晶体管m8，第八晶体管m8的栅极连接第一时钟信号ck1，源极和漏极中的一个连接输入端gn-1，另一个连接第一节点p1。

在一个示例中，移位寄存器单元中的晶体管全部为基于低温多晶硅(lowtemperaturepoly-silicon，ltps)技术的p型金属氧化物半导体(metaloxidesemiconductors，mos)场效应晶体管(fieldeffecttransistor，fet)。例如图1中所示的8个晶体管均采用该类型的器件实现，这样除了可以适配于图1所示的电路结构实现相应的电路功能以外，还可以采用相同的制作工艺将每个移位寄存器单元中的晶体管全部一并制作完成，有助于简化制作工艺。

在一个示例中，图3是图2所示的移位寄存器单元的电路时序图。参照图3所示的电路时序，上述移位寄存器单元的工作原理如下所述：

第一工作阶段：第一时刻t1之前，第一时钟信号ck1和第二时钟信号ck2按照同样的时钟周期进行电平反转，并且输出端gn-1处为低电平的时段没有与第一时钟信号ck1为低电平的时段重合过，因此第八晶体管m8始终关闭，第一晶体管m1和第四晶体管m4也始终关闭，第二节点p2处在周期性开启的第二晶体管m2的作用下保持为高电平，第三节点p3在周期性开启的第五晶体管m5的作用下保持为低电平，从而第六晶体管m6保持关闭、第七晶体管m7保持开启，输出端gn处保持为作为无效电平的高电平。

第二工作阶段：第一时刻t1到第二时刻t2之间，第一时钟信号ck1为低电平，第二时钟信号ck2为高电平，输入端gn-1处为低电平，从而各晶体管的开关状态如图4所示：第八晶体管m8开启使得第一节点p1处转为低电平，从而第一晶体管m1和第四晶体管m4开启。同时，时钟信号作用下第二晶体管m2和第五晶体管m5处于开启状态，第三晶体管m3处于关闭状态，使得第二节点p2与第二时钟信号ck2和高电平电压线vgh导通，第三节点p3与低电平电压线vgl导通，从而第二节点p2处为高电平，第三节点p3处为低电平，第六晶体管m6关闭而第七晶体管m7开启，输出端gn处仍为高电平，第一电容c1处于两端电平一致的状态。

第三工作阶段：第二时刻t2到第三时刻t3之间，输入端gn-1处转为高电平，第一时钟信号ck1和第二时钟信号ck2均为高电平，从而第八晶体管m8、第二晶体管m2和第五晶体管m5关闭，第一节点p1、第二节点p2和第三节点p3均保持原有的电平，开启的第七晶体管m7会将输出端gn处保持为高电平。

第四工作阶段：第三时刻t3至第四时刻t4之间，输入端gn-1处为高电平，第一时钟信号ck1为高电平，第二时钟信号ck2转为低电平，从而各晶体管的开关状态如图5所示：第八晶体管m8、第二晶体管m2、第五晶体管m5保持关闭，第一晶体管m1和第四晶体管m4保持开启，且第三晶体管m3在第二时钟信号ck2的作用下开启，第三节点p3转为高电平，第二节点p2转为低电平，使得第六晶体管m6和第七晶体管m7的开关状态发生反转，输出端gn处转为作为有效电平的低电平。在此过程中，第一电容c1的电荷保持作用将会在第二节点p2电位下降时辅助性地使输出端gn处的电位也随之下降，因而相比于仅依靠第六晶体管m6的源漏电流而言电平变化的速度更快、时间更短。

第五工作阶段：第四时刻t4至第四时刻t5之间，第一时钟信号ck1和第二时钟信号ck2均为高电平，第三晶体管m3关闭，第一节点p1、第二节点p2和第三节点p3均保持原有的电平，开启的第六晶体管m6会将输出端gn处保持为低电平。

第六工作阶段：第四时刻t4，第一时钟信号ck1转为低电平，此时第二时钟信号ck2和输入端gn-1处均为高电平，从而各晶体管的开关状态如图6所示：第三晶体管m3保持关闭，第二晶体管m2、第五晶体管m5和第八晶体管m8开启，第一节点p1与输入端gn-1导通从而第一节点p1处转为高电平，继而第一晶体管m1和第四晶体管m4关闭，第二节点p2处在第二晶体管m2的作用下转为高电平，第三节点p3处在第五晶体管m5的作用下转为低电平，第六晶体管m6关闭而第七晶体管m7开启，输出端gn处转为高电平。此后，移位寄存器单元回到第一时刻t1之前(第一工作阶段)的状态，输出端gn处保持为高电平直至下一个第二工作阶段开始。

应理解的是，上文的描述中已经包含了上述驱动方法的示例性实现方式。还应理解的是，实现上述工作过程的输入端gn-1处的信号并不仅限于图3中所示出的形式——由于其在第一时钟信号ck1为高电平时不会对移位寄存器单元的工作状态造成影响，因此可以不限制输入端gn-1处的信号在第一时钟信号ck1为高电平的时段内的电平高低。而且，从上述工作过程中可以看出，上述移位寄存器单元会在第一时钟信号ck1和输入端gn-1处均为低电平之后的时钟翻转时开始在输出端gn处输出有效电平，并会在此后首个第一时钟信号ck1为低电平且输入端gn-1为高电平的时候停止在输出端gn处输出有效电平。因此，可以在期望输出端gn处输出有效电平的时段之前的首个第一时钟信号ck1为低电平的时段内开始向输入端gn-1提供低电平，并在期望输出端gn处输出有效电平的时段之后的首个第一时钟信号ck1为低电平的时段内停止向输入端gn-1提供低电平并开始向输入端gn-1提供高电平，从而实现所期望的输出。

在一个示例中，在图3所示的基础上将输入端gn-1处信号的上升沿调整至第一时刻t1，并将输入端gn-1处信号的下降沿调整至第三时刻t3，可以保持输出端gn处的波形完全不变；此时，输出端gn处信号相比于输入端gn-1处信号滞后一个固定时长(等于第三时刻t3与第五时刻t5之间的时间长度)。也就是说，输出端gn处的信号作为又一个图2所示的移位寄存器单元输入端处的信号，在该移位寄存器单元使用的第一时钟信号是图3所示的第二时钟信号ck2、使用的第二时钟信号是图3所示的第一时钟信号ck1时，该移位寄存器单元可以按照上述工作过程输出相比于图3所示的输出端gn处的信号滞后一个上述固定时长的信号。

如此，可以将若干个移位寄存器单元逐级相连形成扫描驱动电路，任意相邻两级的第一移位寄存器单元与第二移位寄存器单元(第一移位寄存器单元处于第二移位寄存器单元的上一级)之间，可以按照下述方式进行连接设置：第一移位寄存器单元的输出端连接第二移位寄存器单元的输入端，第一移位寄存器单元的第一时钟端(用于连接第一时钟信号的一端)连接第二移位寄存器单元的第二时钟端(用于连接第二时钟信号的一端)，第一移位寄存器单元的第二时钟端连接第二移位寄存器单元的第一时钟端。若干级移位寄存器单元中第一级移位寄存器单元的输入端处的信号可以按照上文的说明进行设置。

以此为例，本公开的又一实施例提供一种包括上述至少一个任意一种移位寄存器单元的扫描驱动电路，该扫描驱动电路中的每个单元可以由八个晶体管形成，因而有助于减少栅极驱动器所需的晶体管数量，减小goa单元所占据的空间，从而窄化显示边框。

基于同样的发明构思，本公开的又一实施例提供一种显示装置，该显示装置包括上述任意一种的扫描驱动电路。本公开实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。图7是本公开一个实施例提供的一种显示装置的结构示意图。参见图7，该显示装置包括位于显示区内的若干个子像素px，驱动一行子像素px所需的栅极驱动信号可以由上述移位寄存器单元提供。可以理解的是，本公开实施例的显示装置因可以具有更少数量的晶体管，因此可以相应地具有更窄的边框。

以上所述仅为本公开的较佳实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。