本发明涉及显示技术领域，具体涉及一种栅极驱动电路及其驱动方法、显示装置。
背景技术
阵列基板行驱动(gatedriveronarray，简称goa)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线。在进行画面显示时，多个移位寄存器依次输出扫描信号，从而对多行像素进行依次扫描。现有的栅极驱动电路只能顺次扫描，无法实现回扫，即，从第1行扫描到第n行后，返回第n行之前的第m行，并从第m行开始依次向后扫描。
目前的内嵌式触控显示装置为了解决一些显示问题而采用的一种工作模式为：先依次为前n行(1≤n<n，n为整数，n为像素的总行数)像素提供扫描信号；之后，为触控驱动电极提供触控扫描信号，以进行触控；然后从第n-2行像素开始，依次向后扫描。但目前的栅极驱动电路则适用于这种工作模式。
技术实现要素：
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动电路及其驱动方法、显示装置，以使栅极驱动单元能够实现回扫。
为了实现上述目的，本发明提供一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元包括移位寄存器，相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器的输出端与下一级栅极驱动单元中移位寄存器的输入端相连；所述移位寄存器的上拉节点处于有效电位时，所述移位寄存器的时钟信号端和输出端导通，
所述栅极驱动单元还包括回扫控制模块，所述回扫控制模块与回扫控制端和所述移位寄存器的输出端相连，用于在所述回扫控制端接收到有效信号且所述移位寄存器的输出端输出有效信号时，输出有效信号；
连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块的输出端与第一级栅极驱动单元中移位寄存器的上拉节点相连；m为大于1且小于栅极驱动单元总数的整数。
优选地，所述回扫控制模块包括：
第一晶体管，其栅极与所述回扫控制端相连，第一极与所述移位寄存器的输出端相连；
第二晶体管，所述第二晶体管的栅极和第二极均与所述第一晶体管的第二极相连，所述第二晶体管的第一极与所述移位寄存器的输出端相连；
第三晶体管，所述第三晶体管的栅极与所述移位寄存器的输出端相连，所述第三晶体管的第一极与所述回扫控制模块的输出端相连，所述第三晶体管的第二极与所述第一晶体管的第二极相连。
优选地，所述第一晶体管、所述第二晶体管和所述第三晶体管均为n型晶体管，所述有效信号为高电平信号。
优选地，m＝3。
优选地，所述移位寄存器包括：
输入模块，与所述移位寄存器的输入端和上拉节点相连，用于在所述移位寄存器输入端接收到有效信号时为所述上拉节点充电；
上拉模块，与时钟信号端、所述移位寄存器的输出端和所述上拉节点相连，用于在所述上拉节点达到有效电位时，将所述移位寄存器的输出端与所述时钟信号端导通；
自举模块，其两端分别与所述上拉节点和所述移位寄存器的输出端相连，且所述自举模块的一端浮接时，所述自举模块两端之间的电压保持不变；
复位模块，与复位端和所述上拉节点均相连，用于在所述复位端接收到有效信号时，对所述上拉节点进行复位；
下拉控制模块，与所述上拉节点和下拉节点均相连，用于在所述上拉节点处于无效电位时，为所述下拉节点提供有效信号；
下拉模块，与所述下拉节点、所述上拉节点、所述移位寄存器的输出端、无效信号端相连，用于在所述下拉节点接收到有效信号时，将所述上拉节点和所述移位寄存器的输出端均与所述无效信号端导通。
优选地，所述移位寄存器还包括；初始化模块，所述初始化模块与帧起始信号端和所述下拉节点相连，用于在所述帧起始信号端接收到有效信号时为所述下拉节点提供有效信号。
优选地，连续三级栅极驱动单元中，第三级栅极驱动单元的移位寄存器的输出端和第一级栅极驱动单元的移位寄存器的复位端相连。
相应地，本发明还提供一种上述栅极驱动电路的驱动方法，所述驱动方法包括：
在显示阶段，为每个栅极驱动单元的移位寄存器的时钟信号端提供时钟信号，其中，为每个时钟信号端提供的时钟信号中有效信号的占空比为1/(m+1)，且任意连续的m+1个栅极驱动单元的时钟信号端轮流接收到有效信号；并且，在最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端提供无效信号；在最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段，为各栅极驱动单元的回扫控制端提供有效信号；
在触控阶段，为各栅极驱动单元的移位寄存器的时钟信号端提供无效信号。
相应地，本发明还提供一种显示装置，包括上述栅极驱动电路和阵列基板，所述阵列基板包括多条栅线，所述栅线与所述栅极驱动单元的移位寄存器的输出端一一对应相连。
优选地，所述显示装置还包括时序控制模块，所述时序控制模块用于在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端提供无效信号；在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段，为各栅极驱动单元的回扫控制端提供有效信号。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明实施例一提供的栅极驱动电路的整体结构示意图；
图2是本发明实施例一中栅极驱动单元的模块结构示意图；
图3是本发明实施例一提供的栅极驱动单元的具体结构示意图；
图4是本发明实施例二中各栅极驱动单元的信号时序图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
实施例一
图1是本发明实施例一提供的栅极驱动电路的整体结构示意图，
图2是本发明实施例一中栅极驱动单元的模块结构示意图，图3是本发明实施例一提供的栅极驱动单元的具体结构示意图。结合图1和图2所示，所述栅极驱动电路包括多个级联的栅极驱动单元(如图1中的goa1、goa2……)，栅极驱动单元包括移位寄存器10和回扫控制模块20。其中：
相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器10的输出端out与下一级栅极驱动单元中移位寄存器out的输入端input相连，移位寄存器10的上拉节点pu处于有效电位时，移位寄存器10的时钟信号端clk和输出端out导通。移位寄存器10的工作过程为：在输入子阶段，其输入端input接收到有效信号时，为上拉节点pu充电，以使上拉节点pu达到高电平；在上拉子阶段，时钟信号端clk接收到高电平，而在上拉节点pu的控制下，输出端out与时钟信号端clk导通，从而输出有效信号。因此，多个移位寄存器10级联后，上一级移位寄存器10输出有效信号时，则下一级移位寄存器10接收到有效信号，从而依次输出有效信号。
回扫控制模块20与移位寄存器10的输出端out、回扫控制端sw相连；回扫控制模块20用于在回扫控制端sw接收到有效信号且移位寄存器10的输出端out输出有效信号时，输出有效信号。
连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块20的输出端out_c与第一级栅极驱动单元中移位寄存器10的上拉节点pu相连(具体可以通过输入端口input_c与上拉节点pu相连)；m为大于1且小于栅极驱动单元总数的整数。
在本发明中，由于回归控制模块20的输出端out_c只有在回扫控制端20接收到无效信号且移位寄存器10的输出端out输出有效信号时，才输出有效信号；并且，连续的m级栅极驱动单元中，最后一级的回扫控制模块20的输出端out_c与第一级移位寄存器10的上拉节点pu相连，因此，当需要在第n级移位寄存器10输出有效信号后再从第n-2级移位寄存器开始依次向后输出时，只要使m＝3，并在第n级移位寄存器输出有效信号时为各级栅极驱动单元的回扫控制端sw提供有效信号，这样，第n级栅极驱动单元的回扫控制模块20即可为第n-2级栅极驱动单元中移位寄存器10的上拉节点pu提供有效信号，并通过与时钟信号端clk的时钟信号相配合，即可实现在第n级移位寄存器输出有效信号后，回到第n-2级依次输出有效信号，从而使得所述栅极驱动电路可以应用于更多的工作模式中。
作为本发明的一种具体实施方式，上述m＝3，即，第n级栅极驱动单元中回扫控制模块20的输出端out_c与第n-2级栅极驱动单元中移位寄存器10的上拉节点pu相连。当然，m可以根据实际需要设置为其他值。
如图3所示，回扫控制模块20包括第一晶体管m1、第二晶体管m2和第三晶体管m3。第一晶体管m1的栅极与回扫控制端sw相连，第一极与移位寄存器10的输出端out相连。第二晶体管m2的栅极和第二极均与第一晶体管m1的第二极相连，第二晶体管m2的第一极与移位寄存器10的输出端out相连。第三晶体管m3的栅极与移位寄存器10的输出端out相连，第一极与回扫控制模块20的输出端out_c相连，第三晶体管m3的第二极与第一晶体管m1的第二极相连。
如图2和图3所示，移位寄存器10具体包括输入模块11、上拉模块12、自举模块13、复位模块14、下拉控制模块15、下拉模块16和初始化模块17。具体地，
输入模块11与移位寄存器10的输入端input和上拉节点pu相连，用于在移位寄存器10的输入端input接收到有效信号时为上拉节点pu充电。
上拉模块12与时钟信号端clk、移位寄存器10的输出端out和上拉节点pu相连，用于在上拉节点pu达到有效电位时，将移位寄存器10的输出端out与时钟信号端clk导通。
自举模块13的两端分别与上拉节点pu和移位寄存器10的输出端out相连，且自举模块13的一端浮接时，自举模块13两端之间的电压保持不变。
复位模块14与复位端和上拉节点pu均相连，用于在复位端reset接收到有效信号时，对上拉节点pu进行复位。
下拉控制模块15与上拉节点pu和下拉节点pd均相连，用于在上拉节点pu处于无效电位时，为下拉节点pd提供有效信号。
下拉模块16与下拉节点pd、上拉节点pu、移位寄存器的输出端out、无效信号端vgl相连，用于在下拉节点pd接收到有效信号时，将上拉节点pu和移位寄存器的输出端out均与无效信号端vgl导通。
初始化模块17与帧起始信号端stv和下拉节点pd相连，用于在帧起始信号端stv接收到有效信号时为下拉节点pd提供有效信号，从而在显示每帧图像之前通过下拉模块16对上拉节点pu和移位寄存器输出端out的电位进行下拉。
如图1所示，在连续三级栅极驱动单元中，第三级栅极驱动单元的移位寄存器的输出端和第一级栅极驱动单元的移位寄存器的复位端相连，从而在第n级移位寄存器10输出有效信号时，第n-2级移位寄存器10的上拉节点pu被拉低至无效信号。
进一步具体地，如图3所示，输入模块11包括第四晶体管m4，其栅极与移位寄存器的输入端input相连，第一极与提供有效信号的第一电压端vdd相连，第二极与上拉节点pu相连。
上拉模块12包括第五晶体管m5，其栅极与上拉节点pu相连，第一极与时钟信号端clk相连，第二极与移位寄存器的输出端out相连。
自举模块13包括电容c1，其两端分别与上拉节点pu和移位寄存器的输出端out相连。
复位模块14包括第六晶体管m6，其栅极与复位端reset相连，第一极与上拉节点pu相连，第二极与提供无效信号的第二电源端vss相连。
下拉控制模块15包括第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10。第七晶体管m7的栅极与第八晶体管m8的第一极相连，第七晶体管m7的第一极与有效信号端gch相连，第七晶体管m7的第二极与下拉节点pd相连。第八晶体管m8的栅极与上拉节点pu相连，第八晶体管m8的第二极与无效信号端vgl相连。第九晶体管m9的栅极和第一极均与有效信号端gch相连，第九晶体管m9的第二极与第七晶体管m7的栅极相连。第十晶体管m10的栅极与上拉节点pu相连，第一极与下拉节点pd相连，第二极与无效信号端vgl相连。
下拉模块16包括第十一晶体管m11和第十二晶体管m12，第十一晶体管m11的栅极与下拉节点pd相连，第一极与移位寄存器的输出端out相连，第二极与无效信号端vgl相连。第十二晶体管m12的栅极与下拉节点pd相连，第一极与上拉节点pu相连，第二极与无效信号端vgl相连。
初始化模块17包括第十三晶体管m13，其栅极和第一极均与帧起始信号端stv相连，第二极与下拉节点pd相连。
其中，第一电源端vdd和有效信号端gch可以为同一个信号端，也可以为两个分开的信号端；第二电源端vss和无效信号端vgl可以为同一个信号端，也可以为两个分开的信号端。另外，在本发明中，各晶体管均为n型晶体管，相应地，有效信号为高电平信号，无效信号和下文所述的无效信号均为低电平信号。当然，各晶体管也可以为p型晶体管，相应地，有效信号为低电平信号。
下面以各晶体管为n型晶体管为例对栅极驱动单元的工作过程进行介绍：
在预充子阶段，移位寄存器10的输入端input接收到高电平信号，第四晶体管m4开启，上拉节点pu与第一电源端vdd导通而预充电至高电平电位。另外，由于上拉节点pu处于高电平电位，使得第八晶体管m8和第十晶体管m10开启，下拉节点pd处于低电平电位，从而使得第十一晶体管m11和第十二晶体管m12均关闭。
在上拉子阶段，移位寄存器10的输入端input接收到到低电平信号，时钟信号端clk接收到高电平信号，此时，第四晶体管m4关闭，上拉节点pu在电容c1的作用下依然保持高电平电位，第五晶体管m5开启，移位寄存器的输出端out输出高电平信号；在电容c1的自举作用下，上拉节点pu被抬高至更高的电位。
在下拉子阶段，时钟信号端clk接收到低电平信号，而由于上拉节点pu仍为高电平电位，此时，第五晶体管m5仍开启，使得输出端out输出时钟信号端clk提供的低电平信号。
在复位子阶段，复位端reset接收到高电平信号，此时，第六晶体管m6开启，从而使上拉节点pu与第二电源端vss导通而达到低电平电位，从而使第五晶体管m5、第八晶体管m8和第十晶体管m10关闭，第十一晶体管m11和第十二晶体管m12均开启，将上拉节点pu和移位寄存器输出端out均与无效信号端vgl导通。
在上拉子阶段中，如果回扫控制端sw接收到有效信号，则第一晶体管m1、第二晶体管m2和第三晶体管m3均开启，使得回扫控制模块20的输出端out_c输出高电平信号；否则，第一晶体管m1、第二晶体管m2和第三晶体管m3均关闭；而在其余三个子阶段中，第一晶体管m1、第二晶体管m2和第三晶体管m3均保持关闭。
对于包括多级栅极驱动单元的栅极驱动电路而言，当第n级栅极驱动单元goa(n)的移位寄存器输出高电平信号时，第n+1级栅极驱动单元goa(n+1)的移位寄存器的输入端input(n+1)接收到高电平信号，从而为上拉节点充电；同时，第n-2级栅极驱动单元goa(n-2)的移位寄存器的复位端reset(n-2)接收到高电平信号。因此，通过向各移位寄存器的时钟信号端clk提供时钟信号，使得各时钟信号端clk依次接收到高电平信号，可以实现各移位寄存器依次输出高电平信号。其中，在显示装置的显示阶段，为各栅极驱动单元的回扫控制端sw提供无效信号，而在开始显示阶段中最后一级(例如第n级)栅极驱动单元的输出子阶段时，为各回扫控制端sw提供有效信号，从而使第n-m+1级栅极驱动单元goa(n-m+1)的上拉节点pu接收到有效信号，之后，从第n-m+1级栅极驱动单元goa(n-m+1)开始依次输出有效信号。
实施例二
本发明实施例二提供一种上述栅极驱动电路的驱动方法，所述栅极驱动电路可以用于触控显示装置中，且显示扫描和触控扫描交替进行，其工作模式为：在第一个显示阶段，使前n级栅极驱动单元中的移位寄存器的输入端依次接收到有效信号，从而依次输出有效信号。之后，在触控阶段，对各触控驱动电极依次输出触控驱动信号，而各移位寄存器停止输出有效信号。之后，在第二个显示阶段，从第n-2级(或第n级之前的其他级)栅极驱动单元的移位寄存器开始，依次输出有效信号，直至最后一级栅极驱动单元。然后，在进行触控扫描，以此类推。所述驱动方法包括：
在显示阶段，为每个栅极驱动单元的移位寄存器10的时钟信号端clk提供时钟信号，其中，如图4所示，为每个时钟信号端clk提供的时钟信号中有效信号的占空比为1/(m+1)，且为任意连续的m+1个栅极驱动单元的时钟信号端clk轮流接收到有效信号(如图4中，每个时钟信号的占空比为1/4，且每四个时钟信号端轮流接收到有效信号。并且，在最后一级(第n级)受到驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端sw提供无效信号，从而使回归控制模块20中的各晶体管均关闭；在最后一级受到驱动的栅极驱动单元的上拉子阶段，为各栅极驱动单元的回扫控制端sw提供有效信号。
在触控阶段，为每个栅极驱动单元的移位寄存器10的时钟信号端clk提供无效信号。另外，在触控阶段，也可以为每个栅极驱动单元的回扫控制端sw提供有效信号，以防止第n-m+1级移位寄存器的上拉节点漏电。
需要说明的是，显示阶段是连续的多个栅极驱动单元的移位寄存器依次输出有效信号，从而对栅线进行逐行扫描的时间段，例如，实际应用中需要先使栅极驱动电路对前n行像素进行扫描，以使前n行像素进行显示，之后再对触控驱动电极进行触控扫描，那么，显示阶段则为从第1级移位寄存器接收到有效信号开始，直至第n行移位寄存器输出有效信号的时间段。而上述最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段并不一定是所有栅极驱动单元中最后一级的移位寄存器的上拉子阶段，而是显示阶段中最后输出有效信号的一级移位寄存器输出有效信号的时间段。
以上述m＝3、栅极驱动单元的数量为n为例，各栅极驱动单元的信号时序图如图4所示，在第一个显示阶段，第一级至第n级移位寄存器10的时钟信号端clk1～clk(n)依次接收到有效信号，从而依次输出有效信号；并且，在第n级移位寄存器输出有效信号(即，第n级移位寄存器的上拉子阶段)之前，各个回扫控制端sw接收到无效信号，因此，第一级至第n-1级回扫控制模块20不会输出有效信号；在第n级移位寄存器的上拉子阶段，为各回扫控制端sw提供有效信号，从而使得第n级回扫控制模块20输出有效信号，并提供给第n-2级移位寄存器的上拉节点。之后进入触控阶段，此时，为各移位寄存器的时钟信号端clk1～clk(n)提供无效信号，以保证各移位寄存器不再输出有效信号，而第n-2级移位寄存器的上拉节点保持有效电位，直下一个显示周期中时钟信号端接收到有效信号时，输出有效信号，并使第n-2级之后的各移位寄存器依次输出有效信号。
实施例三
本实施例三提供一种显示装置，包括上述栅极驱动电路和阵列基板，所述阵列基板包括多条栅线，所述栅线与所述栅极驱动单元的移位寄存器的输出端一一对应相连。
所述显示装置还包括时序控制模块，其用于在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端提供无效信号；在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段，为各栅极驱动单元的回扫控制端提供有效信号。时序控制模块还可以在触控阶段为各回扫控制端提供有效信号，并为各栅极驱动单元的移位寄存器的时钟端提供无效信号。
本发明的显示装置在工作时，一帧画面可以分为两个显示周期进行显示，在前一个显示周期中第1行至第n行像素进行显示，之后进行触控扫描，在后一个显示周期中，第n-2行至最后一行像素进行显示，从而可以解决一些显示问题，提高了产品稳定性。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。