移位寄存器单元、驱动方法、栅极驱动电路及显示装置与流程

[0001]
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。


背景技术：

[0002]
移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
[0003]
移位寄存器单元主要包括：输入电路、输出电路、下拉控制电路和下拉电路。其中，输入电路可以对上拉节点充电，输出电路可以在上拉节点的控制下向输出端输出驱动信号，下拉控制电路可以在上拉节点的控制下，对下拉节点进行降噪，下拉电路可以在下拉节点的控制下，对上拉节点和输出端进行降噪。
[0004]
但是，由于下拉控制电路是在上拉节点的控制下对下拉节点降噪，且由于上拉节点的电位在输出阶段会因输出电路中的电容器的自举作用变得较高，因此可能会导致下拉控制电路中的晶体管的阈值电压偏移较为严重。


技术实现要素：

[0005]
本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中下拉控制电路中的晶体管的阈值电压偏移较为严重的问题，所述技术方案如下：
[0006]
一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：输入电路、输出电路、下拉控制电路、下拉电路和复位电路；
[0007]
所述输入电路分别与输入信号端和第一上拉节点连接，所述输入电路用于响应于所述输入信号端提供的输入信号，控制所述第一上拉节点的电位；
[0008]
所述输出电路分别与所述第一上拉节点、时钟信号端和输出端连接，所述输出电路用于响应于所述第一上拉节点的电位，向所述输出端输出来自所述时钟信号端的时钟信号；
[0009]
所述下拉控制电路分别与所述输入信号端和第二上拉节点连接，所述下拉控制电路用于响应于所述输入信号，控制所述第二上拉节点的电位；
[0010]
所述下拉电路分别与第一电源端、第二电源端、所述第一上拉节点、所述第二上拉节点和所述输出端连接，所述下拉电路用于响应于所述第二上拉节点的电位和所述第一电源端提供的第一电源信号，分别向所述第一上拉节点和所述输出端输出来自所述第二电源端的第二电源信号；
[0011]
所述复位电路分别与复位信号端、所述第二电源端、所述第一上拉节点和所述第二上拉节点连接，所述复位电路用于响应于所述复位信号端提供的复位信号，分别向所述第一上拉节点和所述第二上拉节点输出所述第二电源信号。
[0012]
可选的，所述下拉控制电路包括：下拉控制晶体管；
[0013]
所述下拉控制晶体管的栅极和第一极均与所述输入信号端连接，所述下拉控制晶体管的第二极与所述第二上拉节点连接。
[0014]
可选的，所述下拉电路包括：第一控制子电路、第二控制子电路和下拉子电路；
[0015]
所述第一控制子电路分别与所述第一电源端、所述第二电源端、下拉控制节点和所述第二上拉节点连接，所述第一控制子电路用于响应于所述第一电源信号，向所述下拉控制节点输出所述第一电源信号，以及用于响应于所述第二上拉节点的电位，向所述下拉控制节点输出所述第二电源信号；
[0016]
所述第二控制子电路分别与所述第一电源端、所述第二电源端、所述下拉控制节点、下拉节点和所述第二上拉节点连接，所述第二控制子电路用于响应于所述下拉控制节点的电位，向所述下拉节点输出所述第一电源信号，以及用于响应于所述第二上拉节点的电位，向所述下拉节点输出所述第二电源信号；
[0017]
所述下拉子电路分别与所述下拉节点、所述第一上拉节点、所述输出端和所述第二电源端连接，所述下拉子电路用于响应于所述下拉节点的电位，分别向所述第一上拉节点和所述输出端输出所述第二电源信号。
[0018]
可选的，所述下拉控制电路包括：两个下拉控制晶体管，所述第二上拉节点包括：第一子上拉节点和第二子上拉节点；
[0019]
每个所述下拉控制晶体管的栅极和第一极均与所述输入信号端连接，其中一个所述下拉控制晶体管的第二极与所述第一子上拉节点连接，另一个所述下拉控制晶体管的第二极与所述第二子上拉节点连接；
[0020]
所述第一控制子电路与所述第一子上拉节点连接，所述第二控制子电路与所述第二子上拉节点连接。
[0021]
可选的，所述第一控制子电路包括：第一晶体管和第二晶体管，所述第二控制子电路包括：第三晶体管和第四晶体管，所述下拉子电路包括：第五晶体管、第六晶体管和第七晶体管；
[0022]
所述第一晶体管的栅极和第一极均与所述第一电源端连接，第二极与所述下拉控制节点连接；
[0023]
所述第二晶体管的栅极与所述第二上拉节点连接，第一极与所述第二电源端连接，第二极与所述下拉控制节点连接；
[0024]
所述第三晶体管的栅极与所述下拉控制节点连接，第一极与所述第一电源端连接，第二极与所述下拉节点连接；
[0025]
所述第四晶体管的栅极与所述第二上拉节点连接，第一极与所述第二电源端连接，第二极与所述下拉节点连接；
[0026]
所述第五晶体管、所述第六晶体管和所述第七晶体管的栅极均与所述下拉节点连接，第一极均与所述第二电源端连接，所述第五晶体管的第二极与所述第一上拉节点连接，所述第六晶体管的第二极和所述第七晶体管的第二极均与所述输出端连接。
[0027]
可选的，所述复位电路包括：第一复位子电路和第二复位子电路；
[0028]
所述第一复位子电路分别与所述复位信号端、所述第二电源端和所述第一上拉节点连接，所述第一复位子电路用于响应于所述复位信号，向所述第一上拉节点输出所述第
二电源信号；
[0029]
所述第二复位子电路分别与所述复位信号端、所述第二电源端和所述第二上拉节点连接，所述第二复位子电路用于响应于所述复位信号，向所述第二上拉节点输出所述第二电源信号。
[0030]
可选的，所述第一复位子电路包括：第一复位晶体管，所述第二复位子电路包括：第二复位晶体管；
[0031]
所述第一复位晶体管的栅极与所述复位信号端连接，所述第一复位晶体管的第一极与所述第二电源端连接，所述第一复位晶体管的第二极与所述第一上拉节点连接；
[0032]
所述第二复位晶体管的栅极与所述复位信号端连接，所述第二复位晶体管的第一极与所述第二电源端连接，所述第二复位晶体管的第二极与所述第二上拉节点连接。
[0033]
可选的，所述第二上拉节点包括：第一子上拉节点和第二子上拉节点，所述第二复位子电路包括：两个所述第二复位晶体管；
[0034]
其中一个所述第二复位晶体管的第二极与所述第一子上拉节点连接，另一个所述第二复位晶体管的第二极与所述第二子上拉节点连接。
[0035]
可选的，所述输出端包括：第一输出端和第二输出端，所述第一输出端用于连接栅线，所述第二输出端用于连接下一级移位寄存器单元的输入信号端；
[0036]
所述输出电路还与所述第二上拉节点连接，所述输出电路用于响应于所述第一上拉节点的电位，向所述第一输出端输出所述时钟信号，以及用于响应于所述第二上拉节点的电位，向所述第二输出端输出所述时钟信号。
[0037]
可选的，所述输出电路包括：第一输出子电路和第二输出子电路；
[0038]
所述第一输出子电路分别与所述第一上拉节点、所述时钟信号端和所述第一输出端连接，所述第一输出子电路用于响应于所述第一上拉节点的电位，向所述第一输出端输出所述时钟信号；
[0039]
所述第二输出子电路分别与所述第二上拉节点、所述时钟信号端和所述第二输出端连接，所述第二输出子电路用于响应于所述第二上拉节点的电位，向所述第二输出端输出所述时钟信号。
[0040]
可选的，所述第一输出子电路包括：第一输出晶体管和电容器，所述第二输出子电路包括：第二输出晶体管；
[0041]
所述第一输出晶体管的栅极与所述第一上拉节点连接，所述第一输出晶体管的第一极与所述时钟信号端连接，所述第一输出晶体管的第二极与所述第一输出端连接；
[0042]
所述电容器的一端与所述第一上拉节点连接，所述电容器的另一端与所述第一输出端连接；
[0043]
所述第二输出晶体管的栅极与所述第二上拉节点连接，所述第二输出晶体管的第一极与所述时钟信号端连接，所述第二输出晶体管的第二极与所述第二输出端连接。
[0044]
可选的，所述第一电源端包括：第一子电源端和第二子电源端，所述第二电源端包括：第三子电源端和第四子电源端，所述输出端包括：第一输出端和第二输出端；
[0045]
所述下拉控制电路包括：下拉控制晶体管；
[0046]
所述下拉控制晶体管的栅极和第一极均与所述输入信号端连接，所述下拉控制晶体管的第二极与所述第二上拉节点连接；
[0047]
所述复位电路包括：第一复位晶体管和第二复位晶体管；
[0048]
所述第一复位晶体管和所述第二复位晶体管的栅极均与所述复位信号端连接，第一极均与所述第三子电源端连接，所述第一复位晶体管的第二极与所述第一上拉节点连接，所述第二复位晶体管的第二极与所述第二上拉节点连接；
[0049]
所述输出电路包括：第一输出晶体管、第二输出晶体管和电容器；
[0050]
所述第一输出晶体管的栅极与所述第一上拉节点连接，第一极与所述时钟信号端连接，第二极与所述第一输出端连接，所述第二输出晶体管的栅极与所述第二上拉节点连接，第一极与所述时钟信号端连接，第二极与所述第二输出端连接，所述电容器的一端与所述第一上拉节点连接，另一端与所述第一输出端连接；
[0051]
所述输入电路包括：输入晶体管；
[0052]
所述输入晶体管的栅极和第一极均与所述输入信号端连接，第二极与所述第一上拉节点连接；
[0053]
所述下拉电路包括：两个所述第一晶体管、两个所述第二晶体管、两个所述第三晶体管、两个所述第四晶体管、两个所述第五晶体管、两个所述第六晶体管和两个所述第七晶体管；
[0054]
一个所述第一晶体管的栅极和第一极，以及一个所述第三晶体管的第一极均与所述第一子电源端连接，另一个所述第一晶体管的栅极和第一极以及另一个所述第三晶体管的第一极均与所述第二子电源端连接；
[0055]
两个所述第二晶体管的第一极、两个所述第四晶体管的第一极、两个所述第五晶体管的第一极以及两个所述第七晶体管的第一极均与所述第三子电源端连接，两个所述第六晶体管的第一极均与所述第四子电源端连接；
[0056]
两个所述第六晶体管的第二极均与所述第一输出端连接，两个所述第七晶体管的第二极均与所述第二输出端连接。
[0057]
另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述方面所述的移位寄存器单元，所述方法包括：
[0058]
输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于所述输入信号，控制第一上拉节点的电位为第一电位，下拉控制电路响应于所述输入信号，控制第二上拉节点的电位为第一电位；
[0059]
输出阶段，所述第一上拉节点的电位为第一电位，输出电路响应于所述第一上拉节点的电位，向输出端输出来自时钟信号端的时钟信号；
[0060]
下拉阶段，复位信号端提供的复位信号的电位为第一电位，复位电路响应于所述复位信号，向所述第二上拉节点输出来自第二电源端的第二电源信号，下拉电路响应于所述第二上拉节点的电位和第一电源端提供的第一电源信号，分别向所述第一上拉节点和所述输出端输出所述第二电源信号，所述第一电源信号的电位为第一电位，所述第二电源信号的电位为第二电位。
[0061]
又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元。
[0062]
再一方面，提供了一种显示装置，所述显示装置包括：如上述方面所述的栅极驱动电路。
[0063]
本发明提供的技术方案带来的有益效果至少可以包括：
[0064]
综上所述，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括下拉控制电路、下拉电路和复位电路。该下拉控制电路可以在输入信号端提供的输入信号的控制下，控制第二上拉节点的电位，该下拉电路可以在第二上拉节点的控制下，对第一上拉节点和输出端进行降噪，该复位电路可以在复位信号的控制下，对两个上拉节点降噪。通过设置复位电路对上拉节点降噪，保证了在输出阶段之后下拉电路可以对第一上拉节点和输出端可靠降噪。并且，由于该输入信号的电位，即第二上拉节点的电位不会因自举作用被拉高，因此相对于相关技术，在保证对第一上拉节点和输出端的可靠降噪的前提下，还使得下拉电路中的晶体管的阈值电压偏移程度较小，移位寄存器单元的使用寿命较长。
附图说明
[0065]
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0066]
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
[0067]
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
[0068]
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
[0069]
图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；
[0070]
图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；
[0071]
图6是本发明实施例提供的一种移位寄存器单元的驱动方法流程图；
[0072]
图7是本发明实施例提供的一种移位寄存器单元的信号端的时序图；
[0073]
图8是本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
[0074]
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
[0075]
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极，或者将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括p型开关晶体管和n型开关晶体管中的任一种，其中，p型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。
[0076]
为了在降低成本的前提下，实现窄边框显示装置，移位寄存器单元一般采用阵列
基板栅极驱动(gate driver on array，goa)技术制成。
[0077]
目前，移位寄存器单元可以包括各种架构，如19t1c(即19个晶体管和1个电容器)架构。但是，目前各种架构的移位寄存器单元，其输入电路仅与一个上拉节点连接，输出电路可以在该上拉节点的控制下，向输出端输出驱动信号，下拉控制电路可以在该上拉节点的控制下，对下拉节点进行降噪。并且，为了保证输出电路的输出可靠性，输出电路中的电容器可以在输出阶段通过自举作用将该上拉节点的电位拉高，例如，在输出阶段，该上拉节点的电位在电容器的自举作用下可能会从vgh被拉高至2vgh。
[0078]
由于下拉控制电路是在该上拉节点的控制下对下拉节点进行降噪，因此在输出阶段，上拉节点的电位被拉高时，可能导致下拉控制电路中的晶体管的栅极偏置电压较大，晶体管的阈值电压的偏移程度较为严重。并且，随着移位寄存器单元工作时间延长，晶体管的阈值电压的偏移程度可能会更加严重，造成晶体管的充电能力降低，显示面板出现不良显示的问题。
[0079]
本发明实施例提供了一种移位寄存器单元，可以解决相关技术中移位寄存器单元包括的晶体管的阈值电压偏移较为严重的问题。
[0080]
图1是本发明实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：输入电路10、输出电路20、下拉控制电路30、下拉电路40和复位电路50。
[0081]
该输入电路10可以分别与输入信号端in和第一上拉节点pu1连接。该输入电路10可以响应于输入信号端in提供的输入信号，控制第一上拉节点pu1的电位。
[0082]
示例的，该输入电路10可以在输入信号端in提供的输入信号的电位为第一电位时，向第一上拉节点pu1输出该处于第一电位的输入信号。在本发明实施例中，该第一电位可以为有效电位。
[0083]
该输出电路20可以分别与第一上拉节点pu1、时钟信号端clk和输出端out连接。该输出电路20可以响应于第一上拉节点pu1的电位，向输出端out输出来自时钟信号端clk的时钟信号。
[0084]
示例的，该输出电路20可以在第一上拉节点pu1的电位为第一电位时，向输出端out输出来自时钟信号端clk的时钟信号。
[0085]
该下拉控制电路30可以分别与输入信号端in和第二上拉节点pu2连接。该下拉控制电路30可以响应于输入信号，控制第二上拉节点pu2的电位。
[0086]
示例的，该下拉控制电路30可以在输入信号的电位为第一电位时，向第二上拉节点pu2输出该处于第一电位的输入信号。
[0087]
可选的，该下拉控制电路30还可以与用于提供第一电位的电源信号的电源端连接。相应的，该下拉控制电路30可以在输入信号的电位为第一电位时，向第二上拉节点pu2输出该电源端提供的第一电位的电源信号。
[0088]
该下拉电路40可以分别与第一电源端vdd、第二电源端vgl、第一上拉节点pu1、第二上拉节点pu2和输出端out连接。该下拉电路40可以响应于第二上拉节点pu2的电位和第一电源端vdd提供的第一电源信号，分别向第一上拉节点pu1和输出端out输出来自第二电源端vgl的第二电源信号。
[0089]
示例的，该第一电源端vdd提供的第一电源信号的电位可以为第一电位，下拉电路
40可以在第二下拉节点pu2的电位为第二电位时，在第二下拉节点pu2的电位和第一电源信号的控制下，分别向第一上拉节点pu1和输出端out输出来自第二电源端vgl的第二电源信号，该第二电源信号的电位可以为第二电位，且该第二电位可以为无效电位，由此即可以实现对第一上拉节点pu1和输出端out的降噪。可选的，该第二电位相对于第一电位可以为低电位。
[0090]
由于该下拉电路40是在第二下拉节点pu2的控制下对第一上拉节点pu1和输出端out进行降噪，且由于下拉控制电路30是在输入信号的控制下，控制第二下拉节点pu2的电位，输入信号的电位(即第二上拉节点pu2的电位)不会在输出阶段因输出电路20中的电容器的自举作用被拉高，因此可以减小下拉电路40中的晶体管的阈值电压的偏移程度，延长了移位寄存器单元的使用寿命。并且，还可以改善移位寄存器单元长时间使用后充电不足的问题，保证了显示面板的显示效果。
[0091]
复位电路50可以分别与复位信号端rst、第二电源端vgl、第一上拉节点pu1和第二上拉节点pu2连接。复位电路50可以响应于复位信号端rst提供的复位信号，分别向第一上拉节点pu1和第二上拉节点pu2输出第二电源信号。
[0092]
示例的，该复位电路50可以在复位信号端rst提供的复位信号的电位为第一电位时，分别向第一上拉节点pu1和第二上拉节点pu2输出处于第二电位的第二电源信号，从而实现对第一上拉节点pu1和第二上拉节点pu2的降噪。
[0093]
通过使用复位电路50对第二上拉节点pu2降噪，可以保证在输出阶段之后，下拉电路40可以在第一电源端vdd提供的第一电源信号的控制下，对第一上拉节点pu1和输出端out进行可靠降噪。
[0094]
综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括下拉控制电路、下拉电路和复位电路，该下拉控制电路可以在输入信号端提供的输入信号的控制下，控制第二上拉节点的电位，下拉电路可以在第二上拉节点的控制下，对第一上拉节点和输出端进行降噪，复位电路可以在复位信号的控制下，对两个上拉节点降噪。通过设置复位电路对上拉节点降噪，保证了在输出阶段之后下拉电路对第一上拉节点和输出端的可靠降噪。并且，由于该输入信号的电位，即第二上拉节点的电位不会因自举作用被拉高，因此相对于相关技术，在保证对第一上拉节点和输出端的可靠降噪的前提下，还使得下拉电路中的晶体管的阈值电压偏移程度较小，移位寄存器单元的使用寿命较长。
[0095]
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该下拉电路40可以包括：第一控制子电路401、第二控制子电路402和下拉子电路403。
[0096]
该第一控制子电路401可以分别与第一电源端vdd、第二电源端vgl、下拉控制节点pd_cn和第二上拉节点pu2连接。该第一控制子电路401可以响应于第一电源信号，向下拉控制节点pd_cn输出第一电源信号，以及可以响应于第二上拉节点pu2的电位，向下拉控制节点pd_cn输出第二电源信号。
[0097]
示例的，该第一电源端vdd提供的第一电源信号的电位可以为第一电位，该第一控制子电路401可以在第一电源信号的控制下，向下拉控制节点pd_cn输出该处于第一电位的第一电源信号，实现对下拉控制节点pd_cn的充电。且可以在第二上拉节点pu2的电位为第一电位时，向下拉控制节点pd_cn输出处于第二电位的第二电源信号，实现对下拉控制节点pd_cn的降噪。
[0098]
该第二控制子电路402可以分别与第一电源端vdd、第二电源端vgl、下拉控制节点pd_cn、下拉节点pd和第二上拉节点pu2连接。该第二控制子电路402可以响应于下拉控制节点pd_cn的电位，向下拉节点pd输出第一电源信号，以及可以响应于第二上拉节点pu2的电位，向下拉节点pd输出第二电源信号。
[0099]
示例的，该第二控制子电路402可以在下拉控制节点pd_cn的电位为第一电位时，向下拉节点pd输出处于第一电位的第一电源信号，实现对下拉节点pd的充电。以及可以在第二上拉节点pu2的电位为第一电位时，向下拉节点pd输出处于第二电位的第二电源信号，实现对下拉节点pd的降噪。
[0100]
该下拉子电路403可以分别与下拉节点pd、第一上拉节点pu1、输出端out和第二电源端vgl连接。该下拉子电路403可以响应于下拉节点pd的电位，分别向第一上拉节点pu1和输出端out输出第二电源信号。
[0101]
示例的，参考图2，该输出端out可以包括：第一输出端out1和第二输出端out2。第一输出端out1可以用于连接显示基板中的一条或多条栅线，相应的，该第一输出端out1输出的输出信号可以作为栅极驱动信号提供给与其连接的栅线。该第二输出端out2可以用于连接下一级移位寄存器单元的输入信号端in，相应的，该第二输出端out2输出的输出信号即可以作为输入信号提供给与其级联的移位寄存器单元，从而控制与其级联的移位寄存器单元工作。该下拉子电路403可以与第一输出端out1和第二输出端out2连接，该下拉子电路403可以在下拉节点pd的电位为第一电位时，分别向第一上拉节点pu1、第一输出端out1和第二输出端out2输出处于第二电位的第二电源信号，从而实现对第一上拉节点pu1、第一输出端out1和第二输出端out2的降噪。
[0102]
需要说明的是，参考图2，该第二电源端vgl可以包括第三子电源端vgl1和第四子电源端vgl2，该第四子电源端vgl2提供的第四子电源信号的电位相对于该第三子电源端vgl1提供的第三子电源信号的电位较小。
[0103]
参考图2，该第一子控制电路401和第二子控制电路402可以均与第三子电源端vgl1连接，该下拉子电路403可以与第三子电源端vgl1和第四子电源端vgl2连接，且该下拉子电路403可以在下拉节点pd的电位为第一电位时，向第一上拉节点pu1和第二输出端out2输出第三子电源信号，以及向第一输出端out1输出第四子电源信号。
[0104]
可选的，参考图2，该复位电路50可以包括：第一复位子电路501和第二复位子电路502。
[0105]
该第一复位子电路501可以分别与复位信号端rst、第二电源端vgl和第一上拉节点pu1连接。该第一复位子电路501可以响应于复位信号，向第一上拉节点pu1输出第二电源信号。
[0106]
示例的，该第一复位子电路501可以与第三子电源端vgl1连接，该第一复位子电路501可以在复位信号端rst提供的复位信号的电位为第一电位时，向第一上拉节点pu1输出处于第二电位的第三子电源信号，从而实现对第一上拉节点pu1的降噪。
[0107]
该第二复位子电路502可以分别与复位信号端rst、第二电源端vgl和第二上拉节点pu2连接。该第二复位子电路502可以响应于复位信号，向第二上拉节点pu2输出第二电源信号。
[0108]
示例的，该第二复位子电路502也可以与第三子电源端vgl1连接，该第二复位子电
路502可以在复位信号的电位为第一电位时，向第二上拉节点pu2输出处于第二电位的第三子电源信号，从而实现对第二上拉节点pu2的降噪。
[0109]
可选的，参考图2，该输出电路20还可以与第二上拉节点pu2连接。输出电路20可以响应于第一上拉节点pu1的电位，向第一输出端out1输出时钟信号，可以响应于第二上拉节点pu2的电位，向第二输出端out2输出时钟信号。
[0110]
例如，参考图2，该输出电路20可以包括：第一输出子电路201和第二输出子电路202。
[0111]
该第一输出子电路201可以分别与第一上拉节点pu1、时钟信号端clk和第一输出端out1连接。该第一输出子电路201可以响应于第一上拉节点pu1的电位，向第一输出端out1输出时钟信号。
[0112]
示例的，第一输出子电路201可以在第一上拉节点pu1的电位为第一电位时，向第一输出端out1输出时钟信号，从而实现对第一上拉节点pu1的充电。
[0113]
该第二输出子电路202可以分别与第二上拉节点pu2、时钟信号端clk和第二输出端out2连接。该第二输出子电路202可以响应于第二上拉节点pu2的电位，向第二输出端out2输出时钟信号。
[0114]
示例的，第二输出子电路202可以在第二上拉节点pu2的电位为第一电位时，向第二输出端out2输出时钟信号，从而实现对第二上拉节点pu2的充电。
[0115]
可选的，该输出电路20还可以不与第二上拉节点pu2连接，也即是该第一输出子电路201和第二输出子电路202可以均与第一上拉节点pu1连接。相应的，该第二输出子电路202也可以在第一上拉节点pu1的电位为第一电位时，向第二输出端out2输出时钟信号。
[0116]
图3是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图3所示，该移位寄存器单元可以包括：两个第一控制子电路401、两个第二控制子电路402、两个下拉子电路403、两个下拉控制节点pd_cn和两个下拉节点pd。
[0117]
其中，两个第一控制子电路401可以与不同的第一电源端vdd连接，两个第二控制子电路402可以与不同的第一电源端vdd连接。
[0118]
参考图3，该第一电源端vdd可以包括第一子电源端vdd1和第二子电源端vdd2，该第一子电源端vdd1提供的第一子电源信号的电位与该第二子电源端vdd2提供的第二子电源信号的电位可以互补。也即是，在第一子电源信号的电位为第一电位时，第二子电源信号的电位为第二电位；在第一子电源信号的电位为第二电位时，第二子电源信号的电位为第一电位。
[0119]
参考图3，在该两个第一控制子电路401中，其中一个第一控制子电路401可以分别与第一子电源端vdd1、一个下拉控制节点pd_cn(如下拉控制节点pd1_cn)、第三子电源端vgl1和第二上拉节点pu2连接。另一个第一控制子电路401可以分别与第二子电源端vdd2、另一个下拉控制节点pd_cn(如下拉控制节点pd2_cn)、第三子电源端vgl1和第二上拉节点pu2连接。
[0120]
在该两个第二控制子电路402中，其中一个第二控制子电路402可以分别与一个下拉控制节点pd_cn(如下拉控制节点pd1_cn)、第一子电源端vdd1、一个下拉节点pd(如下拉节点pd1)、第三子电源端vgl1和第二上拉节点pu2连接；另一个第二控制子电路402可以分别与另一个下拉控制节点pd_cn(如下拉控制节点pd2_cn)、第二子电源端vdd2、另一个下拉
节点pd(如下拉节点pd2)、第三子电源端vgl1和第二上拉节点pu2连接。
[0121]
在该两个下拉子电路403中，其中一个下拉子电路403可以分别与一个下拉节点pd(如下拉节点pd1)、第三子电源端vgl1、第四子电源端vgl2、第一上拉节点pu1、第一输出端out1和第二输出端out2连接；另一个下拉子电路403可以分别与另一个下拉节点pd(如下拉节点pd2)、第三子电源端vgl1、第四子电源端vgl2、第一上拉节点pu1、第一输出端out1和第二输出端out2连接。
[0122]
其中，当第一子电源端vdd1提供的第一子电源信号的电位为第一电位时，第二子电源端vdd2提供的第二子电源信号的电位可以为第二电位。此时，两个第一控制子电路401和两个第二控制子电路402中，与该第一子电源端vdd1连接的一个第一控制子电路401，以及与该第一子电源端vdd1连接的一个第二控制子电路402可以处于工作状态。而与该第二子电源端vdd2连接的另一个第一控制子电路401，以及与该第二子电源端vdd2连接的另一个第二控制子电路402可以处于非工作状态。
[0123]
当第二子电源端vdd2提供的第二子电源信号的电位为第一电位时，第一子电源端vdd1提供的第一子电源信号的电位可以为第二电位。此时，两个第一控制子电路401和两个第二控制子电路402中，与该第二子电源端vdd2连接的一个第一控制子电路401，以及与该第二子电源端vdd2连接的一个第二控制子电路402可以处于工作状态。而与该第一子电源端vdd1连接的另一个第一控制子电路401，以及与该第一子电源端vdd1连接的另一个第二控制子电路402可以处于非工作状态。
[0124]
根据上述分析可知，通过设置输出信号的电位互补的第一子电源端vdd1和第二子电源端vdd2，可以减少第一控制子电路401和第二控制子电路402各自的工作时长，从而可以减小第一控制子电路401和第二控制子电路402中晶体管的阈值电压偏移程度，提高了移位寄存器单元工作的稳定性，进一步延长了移位寄存器单元的使用寿命。
[0125]
图4是本发明实施例提供的再一种移位寄存器单元的结构示意图。如图4所示，该下拉控制电路30可以包括：下拉控制晶体管m1。
[0126]
该下拉控制晶体管m1的栅极和第一极可以均与输入信号端in连接，该下拉控制晶体管m1的第二极可以与第二上拉节点pu2连接。
[0127]
可选的，图5是本发明实施例提供的再一种移位寄存器单元的结构示意图。参考图5，该下拉控制电路40可以包括：两个下拉控制晶体管m1，该第二上拉节点pu2可以包括第一子上拉节点pu21和第二子上拉节点pu22。
[0128]
每个下拉控制晶体管m1的栅极和第一极可以均与输入信号端in连接，其中，一个下拉控制晶体管m1的第二极可以与第一子上拉节点pu21连接，另一个下拉控制晶体管m1的第二极可以与第二子上拉节点pu22连接。
[0129]
该第一控制子电路401可以与该第一子上拉节点pu21连接，该第二控制子电路402可以与该第二子上拉节点pu22连接。当然，该第一控制子电路401也可以与该第二子上拉节点pu22连接，该第二控制子电路402可以与该第一子上拉节点pu21连接。也即是，可以设置两个子上拉节点分别对下拉控制节点pd_cn和下拉节点pd进行降噪。
[0130]
可选的，参考图4和图5，该第一控制子电路401可以包括：第一晶体管t1和第二晶体管t2，该第二控制子电路402可以包括：第三晶体管t3和第四晶体管t4，该下拉子电路403可以包括：第五晶体管t5、第六晶体管t6和第七晶体管t7。
[0131]
该第一晶体管t1的栅极和第一极可以均与第一电源端vdd连接，第二极可以述下拉控制节点pd_cn连接。
[0132]
第二晶体管t2的栅极可以与第二上拉节点pu2连接，第一极可以与第二电源端vgl连接，第二极与下拉控制节点pd_cn连接。
[0133]
第三晶体管t3的栅极可以与下拉控制节点pd_cn连接，第一极可以与第一电源端vdd连接，第二极可以与下拉节点pd连接。
[0134]
第四晶体管t4的栅极可以与第二上拉节点pu2连接，第一极可以与第二电源端vgl连接，第二极可以与下拉节点pd连接。
[0135]
第五晶体管t5、第六晶体管t6和第七晶体管t7的栅极可以均与下拉节点pd连接，第一极可以均与第二电源端vgl连接，第五晶体管t5的第二极可以与第一上拉节点pu1连接，第六晶体管t6的第二极和第七晶体管t7的第二极可以均与输出端out连接。
[0136]
示例的，参考图4和图5，该下拉电路40可以包括：两个第一晶体管t1、两个第二晶体管t2、两个第三晶体管t3、两个第四晶体管t4、两个第五晶体管t5、两个第六晶体管t6和两个第七晶体管t7。
[0137]
一个第一晶体管t1的栅极和第一极，以及一个第三晶体管t3的第一极可以均与第一子电源端vdd1连接，另一个第一晶体管t1的栅极和第一极以及另一个第三晶体管t3的第一极可以均与第二子电源端vdd2连接。
[0138]
两个第二晶体管t2的第一极、两个第四晶体管t4的第一极、两个第五晶体管t5的第一极以及两个第七晶体管t7的第一极可以均与第三子电源端vgl1连接，两个第六晶体管t6的第一极可以均与第四子电源端vgl2连接。
[0139]
两个第六晶体管t6的第二极可以均与第一输出端out1连接，两个第七晶体管t7的第二极可以均与第二输出端out2连接。
[0140]
并且，参考图4和图5，其中一个第一晶体管t1的第二极可以与一个下拉控制节点pd_cn(如pd1_cn)连接，另一个第一晶体管t1的第二极可以与另一个下拉控制节点pd_cn(如pd2_cn)连接。两个第二晶体管t2的栅极可以均与第二上拉节点pu2连接，一个第二晶体管t2的第二极可以与一个下拉控制节点pd_cn连接，另一个第二晶体管t2的第二极可以与另一个下拉控制节点pd_cn连接。一个第三晶体管t3的栅极可以与一个下拉控制节点pd_cn连接，第二极可以与一个下拉节点pd(如pd1)连接，另一个第三晶体管t3的栅极可以与另一个下拉控制节点pd_cn连接，第二极可以与另一个下拉节点pd(如pd2)连接。两个第四晶体管t4的栅极可以与第二上拉节点pu2连接，一个第四晶体管t4的第二极可以与一个下拉节点pd连接，另一个第四晶体管t4的第二极可以与另一个下拉节点pd连接。一个第五晶体管t5、第六晶体管t6和第七晶体管t7的栅极可以与一个下拉节点pd连接，另一个第五晶体管t5、第六晶体管t6和第七晶体管t7的栅极可以与另一个下拉节点pd连接，且两个第五晶体管t5的栅极可以均与第一上拉节点pu1连接。
[0141]
需要说明的是，参考图5，当该第二上拉节点pu2包括第一子上拉节点pu21和第二子上拉节点pu22时，第二晶体管t2和第四晶体管t4可以与不同的子上拉节点连接。例如，参考图5，其示出的移位寄存器单元中，两个第二晶体管t2的栅极可以均与第二子上拉节点pu22连接；两个第四晶体管t2的栅极可以均与第一子上拉节点pu21连接。当然，两个第二晶体管t2的栅极可以均与第一子上拉节点pu21连接；两个第四晶体管t2的栅极可以均与第二
子上拉节点pu22连接。本发明实施例对此不做限定。
[0142]
可选的，参考图4和图5，该第一复位子电路501可以包括：第一复位晶体管f1。该第二复位子电路502可以包括：第二复位晶体管f2。
[0143]
该第一复位晶体管f1的栅极可以与复位信号端rst连接，该第一复位晶体管f1的第一极可以与第二电源端vgl连接，该第一复位晶体管f1的第二极可以与第一上拉节点pu1连接。
[0144]
该第二复位晶体管f2的栅极可以与复位信号端rst连接，该第二复位晶体管f2的第一极可以与第二电源端vgl连接，该第二复位晶体管f2的第二极可以与第二上拉节点pu2连接。
[0145]
示例的，参考图4和图5，该第一复位晶体管f1和该第二复位晶体管f2的第一极，可以均与第二电源端vgl包括的第三子电源端vgl1连接。
[0146]
并且，参考图5，当该第二上拉节点pu2包括第一子上拉节点pu21和第二子上拉节点pu22时，为了实现对该两个子上拉节点的可靠复位，该第二复位子电路502可以包括两个第二复位晶体管f2。
[0147]
其中一个第二复位晶体管f2的第二极可以与第一子上拉节点pu21连接，该第二复位晶体管f2可以在复位信号的控制下，向第一子上拉节点pu21输出处于第二电位的第二电源信号，实现对该第一子上拉节点pu21的复位。另一个第二复位晶体管f2的第二极可以与第二子上拉节点pu22连接，该第二复位晶体管f2可以在复位信号的控制下，向第二子上拉节点pu22输出处于第二电位的第二电源信号，实现对该第二子上拉节点pu22的复位。
[0148]
可选的，参考图4和图5，该第一输出子电路201可以包括：第一输出晶体管o1和电容器c1。该第二输出子电路202可以包括：第二输出晶体管o2。
[0149]
该第一输出晶体管o1的栅极可以与第一上拉节点pu1连接，该第一输出晶体管o1的第一极可以与时钟信号端clk连接，该第一输出晶体管o1的第二极可以与第一输出端out连接。
[0150]
该电容器c1的一端可以与第一上拉节点pu1连接，该电容器c1的另一端可以与第一输出端out连接。
[0151]
该第二输出晶体管o2的栅极可以与第二上拉节点pu2连接，该第二输出晶体管o2的第一极可以与时钟信号端clk连接，该第二输出晶体管o2的第二极可以与第二输出端out连接。
[0152]
需要说明的是，当该第二上拉节点pu2包括第一子上拉节点pu21和第二子上拉节点pu22时，该第二输出晶体管o2的栅极可以与第一子上拉节点pu21和第二子上拉节点pu22中的任一子上拉节点连接。例如，参考图5，其示出的第二输出晶体管o2的栅极与第一子上拉节点pu21连接。
[0153]
由于下拉控制子电路30可以在输入信号的电位为第一电位时，向第二上拉节点pu2输出处于第一电位的输入信号，且该第二上拉节点pu2的电位不会在电容器c1的自举作用下被拉高。且由于第一下拉控制子电路401是在第二上拉节点pu2的电位为第一电位时，对下拉控制节点pd_cn进行降噪，第二下拉控制子电路402是在第二上拉节点pu2的电位为第一电位时对下拉节点pd进行降噪。因此在使得对下拉节点pd降噪和对第一上拉节点pu1和第二上拉节点pu2充电同时执行的前提下，避免了下拉电路40对下拉节点pd进行降噪时，
下拉电路40包括的晶体管(即第二晶体管t2和第四晶体管t4)的栅极电压较大而导致该晶体管的阈值电压偏移较为严重的问题，延长了移位寄存器单元的使用寿命，且改善了移位寄存器单元在长时间使用后，晶体管充电不足的问题。
[0154]
可选的，参考图4和图5，该输入电路10可以包括：输入晶体管k1。
[0155]
该输入晶体管k1的栅极和第一极可以均与输入信号端in连接，该输入晶体管k1的第二极可以与第一上拉节点pu1连接。
[0156]
需要说明的是，参考图4，该移位寄存器单元还可以包括初始复位电路60，该初始复位电路60可以分别与初始复位信号端stv0、第一上拉节点pu1和第二电源端vgl连接。
[0157]
例如，参考图4，该初始复位电路60可以与第三子电源端vgl1连接。该初始复位电路60可以响应于初始复位信号端stv0提供的初始复位信号，向第一上拉节点pu1输出处于第二电位的第三子电源信号，从而实现对第一上拉节点pu1的降噪。
[0158]
可选的，参考图4，该初始复位电路60可以包括初始复位晶体管l1，该初始复位晶体管l1的栅极可以与初始复位信号端stv0连接，第一极可以与第三子电源端vgl1连接，第二极可以与第一上拉节点pu1连接。
[0159]
可选的，该初始复位电路60还可以与第二上拉节点pu2连接，初始复位电路60还可以响应于初始复位信号，向第二上拉节点pu2输出处于第二电位的第三子电源信号，从而实现对第二上拉节点pu2的降噪。相应的，初始复位电路60可以包括两个初始复位晶体管，一个初始复位晶体管的第二极可以与第一上拉节点连接，另一个初始复位晶体管的第二极可以与第二上拉节点连接。
[0160]
还需要说明的是，在上述各实施例中，均是以各个晶体管为n型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用p型晶体管，当该各个晶体管采用p型晶体管时，该第一电位相对于第二电位为高电位。该移位寄存器单元可以为交流驱动模型或直流驱动模型。
[0161]
综上所述，本发明实施例提供了一种移位寄存器单元。该移位寄存器单元包括下拉控制电路、下拉电路和复位电路，该下拉控制电路可以在输入信号端提供的输入信号的控制下，控制第二上拉节点的电位，下拉电路可以在第二上拉节点的控制下，对第一上拉节点和输出端进行降噪，复位电路可以在复位信号的控制下，对两个上拉节点降噪。通过设置复位电路对上拉节点降噪，保证了在输出阶段之后下拉电路对第一上拉节点和输出端的可靠降噪。并且，由于该输入信号的电位，即第二上拉节点的电位不会因自举作用被拉高，因此相对于相关技术，在保证对第一上拉节点和输出端的可靠降噪的前提下，还使得下拉电路中的晶体管的阈值电压偏移程度较小，移位寄存器单元的使用寿命较长。
[0162]
图6是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，该方法可以用于驱动如图1至图5任一所示的移位寄存器单元。如图6所示，该方法可以包括：
[0163]
步骤601、输入阶段，输入信号端提供的输入信号的电位为第一电位，输入电路响应于输入信号，控制第一上拉节点的电位为第一电位，下拉控制电路响应于输入信号，控制第二上拉节点的电位为第一电位。
[0164]
示例的，在输入阶段，输入电路可以在输入信号的控制下，向第一上拉节点输出处于第一电位的输入信号，实现对第一上拉节点的充电。且与此同时，下拉控制电路可以在输入信号的控制下，向第二上拉节点输出处于第一电位的输入信号，实现对第二上拉节点的
充电。
[0165]
步骤602、输出阶段，第一上拉节点的电位为第一电位，输出电路响应于第一上拉节点的电位，向输出端输出来自时钟信号端的时钟信号。
[0166]
示例的，在输出阶段，输出电路可以在第一上拉节点的控制下，向输出端输出处于第一电位的时钟信号，实现对一行像素的扫描。
[0167]
步骤603、下拉阶段，复位信号端提供的复位信号的电位为第一电位，复位电路响应于复位信号，向第二上拉节点输出来自第二电源端的第二电源信号，下拉电路响应于第二上拉节点的电位和第一电源端提供的第一电源信号，分别向第一上拉节点和输出端输出第二电源信号。
[0168]
在本发明实施例中，第一电源信号的电位可以为第一电位，第二电源信号的电位可以为第二电位。示例的，在输出阶段之后，复位信号端提供的复位信号的电位可以为第一电位，此时，复位电路可以在复位信号的控制下，向第二上拉节点输出处于第二电位的第二电源信号，实现对第二上拉节点的降噪。进而，下拉电路即可以在第二上拉节点的电位，以及处于第一电位的第一电源信号的控制下，分别向第一上拉节点和输出端输出处于第二电位的第二电源信号，从而实现对第一上拉节点和输出端的降噪。
[0169]
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。其中，下拉控制电路可以在输入信号端提供的输入信号的控制下，控制第二上拉节点的电位，下拉电路可以在第二上拉节点的控制下，对第一上拉节点和输出端进行降噪，复位电路可以在复位信号的控制下，对两个上拉节点降噪。通过设置复位电路对上拉节点降噪，保证了在输出阶段之后下拉电路对第一上拉节点和输出端的可靠降噪。并且，由于该输入信号的电位，即第二上拉节点的电位不会因自举作用被拉高，因此相对于相关技术，在保证对第一上拉节点和输出端的可靠降噪的前提下，还使得下拉电路中的晶体管的阈值电压偏移程度较小，移位寄存器单元的使用寿命较长。
[0170]
以图4所示的移位寄存器单元为例，并以移位寄存器单元中的各个晶体管为n型晶体管，在下述驱动周期内，参考图7，第一子电源端vdd1提供的第一子电源信号的电位为第一电位，第二子电源端vdd2提供的第二子电源信号的电位为第二电位，且第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。可选的，参考图7还可以看出，该第一子电源端vdd1和第二子电源端vdd2提供的电源信号的占空比为2秒(s)，即第一子电源端vdd1和第二子电源端vdd2每2s电位可以互换一次。
[0171]
示例的，如图7所示，在输入阶段t1中，输入信号端in提供的输入信号的电位为第一电位，输入晶体管k1和下拉控制晶体管m1均开启。输入信号端in可以通过该输入晶体管k1向第一上拉节点pu1输出处于第一电位的输入信号，从而实现对第一上拉节点pu1的预充电。并且，该输入信号端in还可以通过该下拉控制晶体管m1向第二上拉节点pu2输出处于第一电位的输入信号，从而实现对第二上拉节点pu2的充电。此时，两个第二晶体管t2和两个第四晶体管t4均开启。
[0172]
相应的，参考图7，在该输入阶段t1中，第三子电源端vgl1可以通过一个第二晶体管t2向下拉控制节点pd1_cn输出处于第二电位的第三子电源信号，可以通过另一个第二晶体管t2向下拉控制节点pd2_cn输出处于第二电位的第三子电源信号，可以通过一个第四晶体管t4向下拉节点pd1输出处于第二电位的第三子电源信号，以及可以通过另一个第四晶
体管t4向下拉节点pd2输出处于第二电位的第三子电源信号，从而实现对两个下拉控制节点和两个下拉节点的降噪。相应的，两个第三晶体管t3、两个第五晶体管t5、两个第六晶体管t6和两个第七晶体管t7均关断。避免了第五晶体管t5向第一上拉节点pu1输出处于第二电位的第三子电源信号，避免了第六晶体管t6向第一输出端out1输出处于第二电位的第四子电源信号，以及避免了第七晶体管t7向第二输出端out2输出处于第二电位的第三子电源信号，即保证了移位寄存器单元的工作可靠性。
[0173]
如图7所示，在输出阶段t2中，输入信号端in提供的输入信号的电位跳变为第二电位，输入晶体管k1关断。时钟信号端clk提供的时钟信号的电位为第一电位，第一上拉节点pu1的电位在电容器c1的自举作用下被进一步拉高。由于第一输出晶体管o1的尺寸相对于第二输出晶体管o2的尺寸较大，因此通过自举作用拉高第一上拉节点pu1的电位，可以保证第一输出晶体管o1充分开启，第二上拉节点pu2的电位保持为输入阶段t1中写入的第一电位，第二输出晶体管o2开启。时钟信号端clk通过该第一输出晶体管o1向第一输出端out1输出处于第一电位的时钟信号，并通过该第二输出晶体管o2向第二输出端out2输出处于第一电位的时钟信号。
[0174]
由于该第一输出端out1与一条栅线连接，该第二输出端out2与下一级移位寄存器单元的输入信号端in连接。故在该输出阶段t2中，该第一输出端out1可以将时钟信号输出至与其连接的一条栅线，进而为该栅线连接的像素提供栅极驱动信号。该第二输出端out2可以将时钟信号输出至下一级移位寄存器单元的输入信号端in，进而驱动下一级移位寄存器单元工作。
[0175]
并且，参考图7，在该输出阶段t2中，因第二上拉节点pu2的电位依然保持为第一电位，因此两个第二晶体管t2和两个第四晶体管t4依然保持开启。相应的，在该输出阶段t2中，第三子电源端vgl1可以继续通过一个第二晶体管t2向下拉控制节点pd1_cn输出处于第二电位的第三子电源信号，通过另一个第二晶体管t2向下拉控制节点pd2_cn输出处于第二电位的第三子电源信号，通过一个第四晶体管t4向下拉节点pd1输出处于第二电位的第三子电源信号，以及通过另一个第四晶体管t4向下拉节点pd2输出处于第二电位的第三子电源信号，从而实现对两个下拉控制节点和两个下拉节点的持续降噪。
[0176]
由于在输出阶段t2，第一上拉节点pu1的电位在自举作用下会增加一倍，例如，假设在输入阶段t1，第一上拉节点pu1的电位被预充电至vgh，在输出阶段t2，该第一上拉节点pu1的电位在自举作用下变为2vgh。且由于相关技术中对下拉节点和下拉控制节点电位进行降噪的晶体管，即第二晶体管t2和第四晶体管t4的栅极是与第一上拉节点pu1连接，因此可能导致在输出阶段t2，第二晶体管t2和第四晶体管t4的阈值电压偏移程度较为严重。
[0177]
而本发明实施例通过使用输入信号控制第二晶体管t2和第四晶体管t4的栅极电位，该输入信号的电位(即第二上拉节点pu2的电位)不会在自举作用下被拉高，因此可以相对于相关技术，可以减小第二晶体管t2和第四晶体管t4的栅极偏置电压，进而即可以减小第二晶体管t2和第四晶体管t4的阈值电压偏移程度，延长移位寄存器单元的使用寿命。
[0178]
参考图7，在下拉阶段t3中，复位信号端rst提供的复位信号的电位为第一电位，第一复位晶体管f1和第二复位晶体管f2均开启。第三子电源端vgl1可以通过第一复位晶体管f1向第一上拉节点pu1输出处于第二电位的第三子电源信号，且可以通过第二复位晶体管f2向第二上拉节点pu2输出处于第二电位的第三子电源信号，从而实现对第一上拉节点pu1
和第二上拉节点pu2的复位。
[0179]
并且，由于在该驱动周期内，第一子电源端vdd1提供的第一子电源信号的电位为第一电位，第二子电源端vdd2提供的第二子电源信号的电位为第二电位。因此在该下拉阶段t3中，与第一子电源端vdd1连接的第一晶体管t1即可以开启，该第一子电源端vdd1可以通过第一晶体管t1向下拉控制节点pd1_cn输出处于第一电位的第一子电源信号，与该下拉控制节点pd1_cn连接的第三晶体管t3开启。第一子电源端vdd1可以通过第一晶体管t1向下拉节点pd1输出处于第一电位的第一子电源信号。相应的，一个第五晶体管t5、一个第六晶体管t6和一个第七晶体管t7均开启。第三子电源端vgl1可以通过一个第五晶体管t5向第一上拉节点pu1输出处于第二电位的第三子电源信号，以及通过一个第七晶体管t7向第二输出端out2输出处于第二电位的第三子电源信号。第四子电源端vgl2可以通过一个第六晶体管t6向第一输出端out1输出处于第二电位的第四子电源信号。从而实现对第一上拉节点pu1、第一输出端out1和第二输出端out2的降噪。
[0180]
需要说明的是，该移位寄存器单元的结构和驱动方法可以有效改善27架构goa的显示异常现象，且可以优先改善75寸显示装置中的移位寄存器单元的晶体管特性漂移类不良问题。
[0181]
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法。下拉控制电路可以在输入信号端提供的输入信号的控制下，控制第二上拉节点的电位，下拉电路可以在第二上拉节点的控制下，对第一上拉节点和输出端进行降噪，复位电路可以在复位信号的控制下，对两个上拉节点降噪。通过设置复位电路对上拉节点降噪，保证了在输出阶段之后下拉电路对第一上拉节点和输出端的可靠降噪。并且，由于该输入信号的电位，即第二上拉节点的电位不会因自举作用被拉高，因此相对于相关技术，在保证对第一上拉节点和输出端的可靠降噪的前提下，还使得下拉电路中的晶体管的阈值电压偏移程度较小，移位寄存器单元的使用寿命较长。
[0182]
图8是本发明实施例提供的一种栅极驱动电路的结构示意图。如图8所示，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元。例如，图8示出了级联的n个移位寄存器单元，n为大于2的整数。其中，每个移位寄存器单元可以为如图1至图5任一所示的移位寄存器单元。
[0183]
参考图8可以看出，每一级移位寄存器单元的第一输出端out1可以与一条栅线连接(图8中未示出)，从而实现向栅线提供栅极信号的功能。且该第一输出端out1可以与上一级移位寄存器单元的复位信号端rst连接。每一级移位寄存器单元的第二输出端out2可以与下一级移位寄存器单元的输入信号端in连接，从而实现栅极驱动电路的移位功能。
[0184]
例如，参考图8，第一级移位寄存器单元的第二输出端out2可以与第2级移位寄存器单元的输入信号端in连接。可选的，参考图8，第一级移位寄存器单元的输入信号端in可以与开启信号端stv1连接，每一级移位寄存器单元还可以与初始复位信号端stv0、第一子电源端vdd1、第二子电源端vdd2、第三子电源端vgl1和第四子电源端vgl2连接。
[0185]
该栅极驱动电路可以设置有两个时钟信号端clk1和clk2，即该栅极驱动电路可以采用两相时钟。该栅极驱动电路包括的多个级联的移位寄存器单元中，每个移位寄存器单元可以与该两个时钟信号端中的一个时钟信号端连接，且相邻两个移位寄存器单元连接的时钟信号端可以不同。
[0186]
可选的，本发明实施例还提供一种显示装置，该显示装置可以包括如图8所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、oled面板、amoled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0187]
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各电路和子电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0188]
以上所述仅为本发明的可选实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。