移位寄存器单元、栅极驱动电路及显示装置的制作方法

本实用新型涉及显示技术领域，特别是涉及一种移位寄存器单元、一种栅极驱动电路和一种显示装置。

背景技术：

目前，液晶显示面板由像素阵列组成，在液晶显示面板的显示过程中，通过栅极驱动电路输出栅极扫描信号来逐行扫描访问像素阵列中的各像素。栅极驱动电路包括多个goa(gatedriveronarray，阵列基板栅极驱动)单元，每个goa单元作为栅极驱动电路的一个移位寄存器将级间控制信号依次传递给下一级goa单元，逐行开启各级goa单元对应像素中的晶体管，完成像素的数据信号输入。

现有技术中，为了防止栅极驱动电路的输入电路与输入端复位电路之间的节点电荷累积，采用电平分离设计进行关机，即在关机时，系统会启动x-on(关机)信号，同时将goa单元中输出端复位电路的直流低电平信号从低电平反转为高电平，使得goa单元输出高电平的栅极扫描信号，开启goa单元对应像素中的晶体管，以消除goa单元对应像素中晶体管内残留的电荷，减少关机异常现象。

但是，现有技术中的goa单元还存在以下缺陷：在启动x-on信号后，若goa单元未接收到复位信号，则goa单元的输出端复位电路无法开启，且输入电路与输入端复位电路之间的节点电位无法下拉，使得由输入电路与输入端复位电路之间的节点电位控制的降噪电路无法关闭，goa单元输出端的上拉电路无法开启，goa单元无法输出高电平的栅极扫描信号，goa单元对应像素中晶体管无法开启进行放电，导致液晶显示面板面内残留电荷，出现关机白线现象。

技术实现要素：

鉴于上述问题，本实用新型实施例的目的在于提供一种移位寄存器单元、一种栅极驱动电路和一种显示装置，以解决现有技术中goa单元在关机无复位信号时无法输出高电平导致关机白线的问题。

为了解决上述问题，本实用新型实施例公开了一种移位寄存器单元，包括：输入电路、第一节点复位电路、降噪电路、控制电路、下拉电路、上拉电路以及输出电路，其中，所述输入电路与所述第一节点复位电路之间具有第一节点，所述下拉电路的第一端和所述降噪电路的控制端与所述第一节点连接，所述下拉电路的控制端和所述上拉电路的控制端与所述降噪电路的第一端连接，所述下拉电路的第二端和所述降噪电路的第二端与低电平提供端连接，所述上拉电路还分别与第一电平提供端和输出电路的栅极扫描信号输出端连接；所述控制电路分别与所述第一电平提供端和所述降噪电路的第一端连接，所述控制电路，被配置为在所述第一电平提供端的电平为高电平时，控制所述降噪电路的第一端的电位为高电平。

可选地，所述降噪电路包括第一降噪子电路，所述控制电路包括：第一控制子电路，所述第一控制子电路的第一端与高电平提供端连接，所述第一控制子电路的控制端与所述第一电平提供端连接，所述第一控制子电路的第二端与所述第一降噪子电路的第一端连接，在所述第一电平提供端的电平为高电平时，所述第一控制子电路开启；所述下拉电路的第一控制端和所述上拉电路的第一控制端与所述第一降噪子电路的第一端连接。

可选地，所述降噪电路还包括第二降噪子电路，所述控制电路还包括：第二控制子电路，所述第二控制子电路的第一端与所述高电平提供端连接，所述第二控制子电路的控制端与所述第一电平提供端连接，所述第二控制子电路的第二端与所述第二降噪子电路的第一端连接，在所述第一电平提供端的电平为高电平时，所述第二控制子电路开启；所述下拉电路的第二控制端和所述上拉电路的第二控制端与所述第二降噪子电路的第一端连接。

可选地，所述第一控制子电路包括：第一晶体管，所述第一晶体管的栅极与所述第一电平提供端连接，所述第一晶体管的第一极与所述第一降噪子电路的第一端连接，所述第一晶体管的第二极与所述高电平提供端连接。

可选地，所述第一控制子电路还包括：第二晶体管，所述第二晶体管的第一极与所述高电平提供端连接，所述第二晶体管的栅极与所述第二晶体管的第一极连接，所述第二晶体管的第二极与所述第一晶体管的第二极连接。

可选地，所述第二控制子电路包括：第三晶体管，所述第三晶体管的栅极与所述第一电平提供端连接，所述第三晶体管的第一极与所述第二降噪子电路的第一端连接，所述第三晶体管的第二极与所述高电平提供端连接。

可选地，所述第二控制子电路还包括：第四晶体管，所述第四晶体管的第一极与所述高电平提供端连接，所述第四晶体管的栅极与所述第四晶体管的第一极连接，所述第四晶体管的第二极与所述第三晶体管的第二极连接。

为了解决上述问题，本实用新型实施例还公开了一种栅极驱动电路，包括多个级联的所述的移位寄存器单元。

为了解决上述问题，本实用新型实施例还公开了一种显示装置，包括所述的栅极驱动电路。

本实用新型实施例包括以下优点：设置移位寄存器单元包括输入电路、第一节点复位电路、降噪电路、控制电路、下拉电路、上拉电路以及输出电路，其中，输入电路与第一节点复位电路之间具有第一节点，下拉电路的第一端和降噪电路的控制端与第一节点连接，下拉电路的控制端和上拉电路的控制端与降噪电路的第一端连接，下拉电路的第二端和降噪电路的第二端与低电平提供端连接，上拉电路还分别与第一电平提供端和输出电路的栅极扫描信号输出端连接；控制电路分别与第一电平提供端和降噪电路的第一端连接，控制电路，被配置为在第一电平提供端的电平为高电平时，控制降噪电路的第一端的电位为高电平。这样，在第一电平提供端的电平为高电平时，即便移位寄存器单元未接收到复位信号，由于控制电路控制降噪电路的第一端的电位为高电平，使得上拉电路开启，输出电路的栅极扫描信号输出端输出高电平，从而避免了出现关机白线现象。

附图说明

图1是本实用新型的一种移位寄存器单元实施例的结构示意图；

图2是本实用新型的一种移位寄存器单元实施例的信号时序图；

图3是本实用新型的一种栅极驱动电路实施例的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

参照图1，本实用新型实施例公开了一种移位寄存器单元100，包括：输入电路110、第一节点复位电路120、降噪电路130、控制电路140、下拉电路150、上拉电路160以及输出电路170，其中，输入电路110与第一节点复位电路120之间具有第一节点pu，下拉电路150的第一端和降噪电路130的控制端与第一节点pu连接，下拉电路150的控制端和上拉电路160的控制端与降噪电路130的第一端连接，下拉电路150的第二端和降噪电路130的第二端与低电平提供端vgl连接，上拉电路160还分别与第一电平提供端lvgl和输出电路170的栅极扫描信号输出端g[n]连接；控制电路140分别与第一电平提供端lvgl和降噪电路130的第一端连接，控制电路140，被配置为在第一电平提供端lvgl的电平为高电平时，控制降噪电路130的第一端的电位为高电平。其中，低电平提供端vgl可以输出低电平直流信号(例如低于或等于时钟信号的低电平部分，例如接地)。

这样，在第一电平提供端lvgl的电平为高电平时，即便移位寄存器单元100未接收到复位信号，由于控制电路140控制降噪电路130的第一端的电位为高电平，使得上拉电路160开启，输出电路170的栅极扫描信号输出端g[n]输出第一电平提供端lvgl的高电平，从而避免了出现关机白线现象。

具体地，在移位寄存器单元100所在显示装置接收关机信号前，第一电平提供端lvgl输出低电平直流信号，即此时第一电平提供端lvgl的电平为低电平；在移位寄存器单元100所在显示装置接收关机信号后，第一电平提供端lvgl输出高电平直流信号(例如高于或等于时钟信号的高电平部分)，即此时第一电平提供端lvgl的电平为高电平。

具体地，在降噪电路130的第一端的电位为高电平时，下拉电路150也开启，将第一节点pu的电位下拉为低电平提供端vgl的电位，使得由第一节点pu的电位控制的降噪电路130断开。

可选地，参照图1，降噪电路130可以包括第一降噪子电路131，控制电路140可以包括：第一控制子电路141，第一控制子电路141的第一端与高电平提供端vgh连接，第一控制子电路141的控制端与第一电平提供端lvgl连接，第一控制子电路141的第二端与第一降噪子电路131的第一端连接，在第一电平提供端lvgl的电平为高电平时，第一控制子电路141开启；下拉电路150的第一控制端和上拉电路160的第一控制端与第一降噪子电路131的第一端连接。其中，高电平提供端vgh可以输出高电平直流信号，即高电平提供端vgh的电平为高电平。此时，第一降噪子电路131的控制端作为降噪电路130的控制端，第一降噪子电路131的第一端作为降噪电路130的第一端，第一降噪子电路131的第二端作为降噪电路130的第二端与低电平提供端vgl连接。这样，第一控制子电路141开启后，第一降噪子电路131的第一端与高电平提供端vgh连接，第一降噪子电路131的第一端的电位为高电平。

可选地，参照图1，降噪电路130还可以包括第二降噪子电路132，控制电路140还可以包括：第二控制子电路142，第二控制子电路142的第一端与高电平提供端vgh连接，第二控制子电路142的控制端与第一电平提供端lvgl连接，第二控制子电路142的第二端与第二降噪子电路132的第一端连接，在第一电平提供端lvgl的电平为高电平时，第二控制子电路142开启；下拉电路150的第二控制端和上拉电路160的第二控制端与第二降噪子电路132的第一端连接。其中，第一降噪子电路131与第二降噪子电路132分时工作，即当第一降噪子电路131工作时，第一降噪子电路131的控制端作为降噪电路130的控制端，第一降噪子电路131的第一端作为降噪电路130的第一端，第一降噪子电路131的第二端作为降噪电路130的第二端与低电平提供端vgl连接；当第二降噪子电路132工作时，第二降噪子电路132的控制端作为降噪电路130的控制端，第二降噪子电路132的第一端作为降噪电路130的第一端，第二降噪子电路132的第二端作为降噪电路130的第二端与低电平提供端vgl连接。这样，第二控制子电路142开启后，第二降噪子电路132的第一端与高电平提供端vgh连接，第二降噪子电路132的第一端的电位为高电平。

可选地，参照图1，第一控制子电路141可以包括：第一晶体管m1，第一晶体管m1的栅极与第一电平提供端lvgl连接，第一晶体管m1的第一极与第一降噪子电路131的第一端连接，第一晶体管m1的第二极与高电平提供端vgh连接，在第一电平提供端lvgl的电平为高电平时，第一晶体管m1导通。

可选地，参照图1，第一控制子电路141还可以包括：第二晶体管m2，第二晶体管m2的第一极与高电平提供端vgh连接，第二晶体管m2的栅极与第二晶体管m2的第一极连接，第二晶体管m2的第二极与第一晶体管m1的第二极连接。第二晶体管m2仅单向导通，即第二晶体管m2的电流只能流向第一晶体管m1，第一晶体管m1的电流无法流向第二晶体管m2，从而实现对高电平提供端vgh的电源进行保护。

可选地，参照图1，第二控制子电路142可以包括：第三晶体管m3，第三晶体管m3的栅极与第一电平提供端lvgl连接，第三晶体管m3的第一极与第二降噪子电路132的第一端连接，第三晶体管m3的第二极与高电平提供端vgh连接，在第一电平提供端lvgl的电平为高电平时，第三晶体管m3导通。

可选地，参照图1，第二控制子电路142还可以包括：第四晶体管m4，第四晶体管m4的第一极与高电平提供端vgh连接，第四晶体管m4的栅极与第四晶体管m4的第一极连接，第四晶体管m4的第二极与第三晶体管m3的第二极连接。第四晶体管m4仅单向导通，即第四晶体管m4的电流只能流向第三晶体管m3，第三晶体管m3的电流无法流向第四晶体管m4，从而实现对高电平提供端vgh的电源进行保护。

具体地，输入电路110配置为将输入信号提供至第一节点pu，即输入电路110可以响应于输入信号对第一节点pu进行充电。例如，如图1所示，输入电路110分别与输入信号端input和第一节点pu连接，在输入信号端input提供的输入信号的控制下导通，使输入信号端input或另行提供的电压端(例如，高电压端)和第一节点pu连接，从而使输入信号端input提供的输入信号或另行提供的电压端提供的高电平信号输入到第一节点pu，将第一节点pu的电位充电到工作电位(即有效电平)。在本实用新型实施例中，输入信号端input可以和与其级联的与上极移位寄存器单元100的级间控制信号输出端oc连接，即将上极移位寄存器单元100的级间控制信号输出端oc输出的级间控制信号作为当前移位寄存器单元100的输入信号。

具体地，第一节点复位电路120配置为响应于复位信号来对第一节点pu的电位进行复位，该第一节点复位电路120分别与第一节点pu、复位端reset以及低电平提供端vgl连接，从而在复位端reset输入的复位信号的控制下导通，使得第一节点pu与低电平提供端vgl连接。可选地，复位端reset可以和与其级联的下级移位寄存器单元100的级间控制信号输出端oc连接，将下级移位寄存器单元100的级间控制信号输出端oc输出的级间控制信号作为当前移位寄存器单元100的复位信号。

具体地，第一降噪子电路131的控制端与第一节点pu连接，第一降噪子电路131的第一端与第二节点pd1连接，且配置为在第一节点pu的电平的控制下，对第二节点pd1的电平进行控制。例如，第一降噪子电路131与第一节点pu、第二节点pd1、低电平提供端vgl以及第一交流电压提供端vdd1或另行提供的电压端(例如，高电压端)连接，且配置为在第一节点pu为高电平时，使得第二节点pd1与低电平提供端vgl连接，从而将第二节点pd1下拉为低电平，以及在第一节点pu为低电平时，使得第二节点pd1与第一交流电压提供端vdd1或另行提供的电压端连接，从而将第二节点pd1上拉为高电平。

具体地，第二降噪子电路132的控制端与第一节点pu连接，第二降噪子电路132的第一端与第三节点pd2连接，且配置为在第一节点pu的电平的控制下，对第三节点pd2的电平进行控制。例如，第二降噪子电路132与第一节点pu、第三节点pd2、低电平提供端vgl以及第二交流电压提供端vdd2或另行提供的电压端(例如，高电压端)连接，且配置为在第一节点pu为高电平时，使得第三节点pd2与低电平提供端vgl或另行提供的电压端连接，从而将第三节点pd2下拉为低电平，以及在第一节点pu为低电平时，使得第三节点pd2与第二交流电压提供端vdd2或另行提供的电压端连接，从而将第三节点pd2上拉为高电平。

可选地，为实现第一降噪子电路131与第二降噪子电路132分时工作，该第一交流电压提供端vdd1和第二交流电压提供端vdd2可以被设置为交替输入高电平，即第一交流电压提供端vdd1输入高电平时，第二交流电压提供端vdd2输入低电平，而第一交流电压提供端vdd1输入低电平时，第二交流电压提供端vdd2输入高电平，从而第二节点pd1和第三节点pd2交替工作，以使得与其相连的晶体管可以交替工作，延长这些晶体管的使用寿命。例如，在另一个示例中，该第一交流电压提供端vdd1和第二交流电压提供端vdd2也可以用交替提供高电平(在实现的晶体管为p型时，则为直流低电平)的时钟信号端代替，本实用新型的实施例对此不作限制。

具体地，下拉电路150配置为在第二节点pd1或第三节点pd2的电平的控制下，对第一节点pu的电位进行下拉。例如，下拉电路150与第一节点pu、第二节点pd1、第三节点pd2以及低电平提供端vgl连接，且配置为在第二节点pd1或第三节点pd2的电平为高电平时开启，使得第一节点pu与低电平提供端vgl连接，将第一节n1的电位下拉至低电平。

具体地，上拉电路160配置为在第二节点pd1或第三节点pd2的电平的控制下，对输出电路170的栅极扫描信号输出端g[n]的电位进行上拉。例如，上拉电路160与第二节点pd1、第三节点pd2、第一电平提供端lvgl以及输出电路170的栅极扫描信号输出端g[n]连接，且配置为在第二节点pd1或第三节点pd2为高电平时开启，使得输出电路170的栅极扫描信号输出端g[n]与第一电平提供端lvgl连接，将输出电路170的栅极扫描信号输出端g[n]的电位上拉至高电平。

具体地，输出电路170分别与第一节点pu和移位寄存器单元100的栅极扫描信号输出端连接，且配置为在第一节点pu的电平的控制下，将输出信号在移位寄存器单元100的输出端输出，输出电路170的栅极扫描信号输出端g[n]作为移位寄存器单元100的栅极扫描信号输出端，输出电路170的级间控制信号输出端oc作为移位寄存器单元100的级间控制信号输出端。例如，输出电路170可以与时钟信号端clk、第一节点pu以及移位寄存器单元100的输出端连接，且配置为在第一节点pu的电平的控制下导通，将时钟信号端clk提供的时钟信号传输至栅极扫描信号输出端g[n]和级间控制信号输出端oc。

移位寄存器单元100所包括的输入电路110、第一节点复位电路120、降噪电路130、下拉电路150、上拉电路160以及输出电路170可以通过各种形式实现，而且在不同的实现方式中，这些移位寄存器单元100还可以进一步包括其他例如防漏电等功能模块，本实用新型公开的实施例并不限于这些具体形式。

可选地，在本实用新型的一个实施例中，移位寄存器单元100还可以包括输出复位电路180。输出复位电路180分别与复位端reset、移位寄存器单元100的栅极扫描信号输出端以及第一电平提供端lvgl连接，且配置为在复位端reset输入的复位信号的控制下，将移位寄存器单元100的栅极扫描信号输出端电位复位为第一电平提供端lvgl的电平。其中，在复位信号为高电平时输出复位电路180开启，使得移位寄存器单元100的栅极扫描信号输出端与第一电平提供端lvgl连接，从而进一步避免移位寄存器在非输出阶段的误输出现象。

需要注意的是，本实用新型实施例中提供的移位寄存器单元100的“有效电平”指的是能够使得其包括的被操作晶体管被导通的电平，相应地“无效电平”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电平。根据移位寄存器单元100的电路结构中的晶体管的类型(n型或p型)等因素，有效电平可以比无效输出电平高或者低。通常，移位寄存器单元100在工作期间使用的方波脉冲信号，有效电平对应于该方波脉冲信号的方波脉冲部分的电平，而无效电平则对应于非方波脉冲部分的电平。

图1中移位寄存器单元100可以包括第一晶体管至第二十三晶体管m1-m23以及第一电容c1。需要注意的是，在下面的说明中以各晶体管为n型晶体管为例进行说明，但这并不构成对本实用新型实施例的限制。

图1中，输入电路110可以包括第五晶体管m5。第五晶体管m5的栅极和第一极彼此电连接，且配置为都和输入信号端input连接以接收输入信号，第二极配置为和第一节点pu连接，从而当输入信号控制第五晶体管m5导通时，该导通信号对第一节点pu进行充电，使第一节点pu的电位处于高电平。

第一节点复位电路120可以包括第六晶体管m6，第六晶体管m6的栅极与复位端reset连接，第六晶体管m6的第一极与第一节点pu连接，第六晶体管m6的第二极与低电平提供端vgl连接，在复位端reset接收复位信号时，第六晶体管m6导通。

第一降噪子电路131可以包括第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10以及第十一晶体管m11。第七晶体管m7的栅极和第一极与第一交流电压提供端vdd1连接；第八晶体管m8的第一极与第一交流电压提供端vdd1连接，第八晶体管m8的栅极与第七晶体管m7的第二极连接，第八晶体管m8的第二极与第二节点pd1连接；第九晶体管m9的栅极与第一节点pu连接，第九晶体管m9的第一极与第七晶体管m7的第二极连接，第九晶体管m9的第二极与低电平提供端vgl连接；第十晶体管m10的栅极与第一节点pu连接，第十晶体管m10的第一极与第二节点pd1连接，第十晶体管m10的第二极与低电平提供端vgl连接；第十一晶体管m11的栅极与第一节点pu连接，第十一晶体管m11的第一极与第二节点pd1连接，第十一晶体管m11的第二极与低电平提供端vgl连接。

第二降噪子电路132包括第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15以及第十六晶体管m16。第十二晶体管m12的栅极和第一极与第二交流电压提供端vdd2连接；第十三晶体管m13的第一极与第二交流电压提供端vdd2连接，第十三晶体管m13的栅极与第十二晶体管m12的第二极连接，第十三晶体管m13的第二极与第三节点pd2连接；第十四晶体管m14的栅极与第一节点pu连接，第十四晶体管m14的第一极与第十二晶体管m12的第二极连接，第十四晶体管m14的第二极与低电平提供端vgl连接；第十五晶体管m15的栅极与第一节点pu连接，第十五晶体管m15的第一极与第三节点pd2连接，第十五晶体管m15的第二极与低电平提供端vgl连接；第十六晶体管m16的栅极与第一节点pu连接，第十六晶体管m16的第一极与第三节点pd2连接，第十六晶体管m16的第二极与低电平提供端vgl连接。

下拉电路150可以包括第十七晶体管m17和第十八晶体管m18。第十七晶体管m17的栅极与第二节点pd1连接，第十七晶体管m17的第一极与第一节点pu连接，第十七晶体管m17的第二极与低电平提供端vgl连接。第十七晶体管m17在第二节点pd1为高电位时导通，将第一节点pu和低电平提供端vgl连接，从而可以对第一节点pu下拉。第十八晶体管m18的栅极与第三节点pd2连接，第十八晶体管m18的第一极与第一节点pu连接，第十八晶体管m18的第二极与低电平提供端vgl连接。第十八晶体管m18在第三节点pd2为高电位时导通，将第一节点pu和低电平提供端vgl连接，从而可以对第一节点pu下拉。其中，第十七晶体管m17和第十八晶体管m18分别在第二节点pd1和第三节点pd2的电平的控制下交替工作，以延长这些晶体管的使用寿命。

上拉电路160可以包括第十九晶体管m19和第二十晶体管m20。第十九晶体管m19的栅极与第二节点pd1连接，第十九晶体管m19的第一极与输出电路170的栅极扫描信号输出端g[n]连接，第十九晶体管m19的第二极与第一电平提供端lvgl连接。第十九晶体管m19在第二节点pd1为高电位时导通，将输出电路170的栅极扫描信号输出端g[n]和第一电平提供端lvgl连接，从而可以对输出电路170的栅极扫描信号输出端g[n]电位上拉。第二十晶体管m20的栅极与第三节点pd2连接，第二十晶体管m20的第一极与输出电路170的栅极扫描信号输出端g[n]连接，第二十晶体管m20的第二极与第一电平提供端lvgl连接。第二十晶体管m20在第二节点pd1为高电位时导通，将输出电路170的栅极扫描信号输出端g[n]和第一电平提供端lvgl连接，从而可以对输出电路170的栅极扫描信号输出端g[n]电位上拉。其中，第十九晶体管m19和第二十晶体管m20分别在第二节点pd1和第三节点pd2的电平的控制下交替工作，以延长这些晶体管的使用寿命。

输出电路170可以包括第二十一晶体管m21、第二十二晶体管m22以及第一电容c1。第二十一晶体管m21的栅极与第一节点pu连接，第二十一晶体管m21的第一极与时钟信号端clk连接以接收时钟信号，第二十一晶体管m21的第二极与移位寄存器单元100的栅极扫描信号输出端连接。第一电容c1的第一极和第一节点pu连接，第一电容c1的第二极与移位寄存器单元100的栅极扫描信号输出端连接。第二十二晶体管m22的第一极与时钟信号端clk连接以接收时钟信号，第二十二晶体管m22的第二极与级间控制信号输出端oc连接，第二十二晶体管m22的栅极与第一节点pu连接。需要注意的是，不限于此，移位寄存器单元100还可以包括更多的输出信号，以及与其对应的输出端。

输出复位电路180可以包括第二十三晶体管m23。第二十三晶体管m23的栅极与复位端reset连接，第二十三晶体管m23的第一极与移位寄存器单元100的栅极扫描信号输出端连接，第二十三晶体管m23的第二极与第一电平提供端lvgl连接。第二十三晶体管m23在复位端reset输入的复位信号的控制下导通，将移位寄存器单元100的栅极扫描信号输出端与第一电平提供端lvgl连接在一起，从而对移位寄存器单元100的栅极扫描信号输出端复位。

在本实用新型实施例中，当各个电路实现为n型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。

又例如，当各个电路实现为p型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。

需要注意的是，在本实用新型的各个实施例的说明中，第一节点pu、第二节点pd1和第三节点pd2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。

需要说明的是，本实用新型的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本实用新型的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本实用新型的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，在本实用新型的实施例中的晶体管均以n型晶体管为例进行说明。需要说明的是，本实用新型包括但不限于此。例如，本实用新型的实施例提供的移位寄存器单元100中的一个或多个晶体管也可以采用p型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本实用新型的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用n型晶体管时，可以采用氧化铟镓锌(indiumgalliumzincoxide，igzo)作为薄膜晶体管的有源层，相对于采用低温多晶硅(lowtemperaturepolysilicon，ltps)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。

图1中移位寄存器单元100的工作原理为：

在移位寄存器单元100所在显示装置接收关机信号前，在第一阶段1，若输入信号端input提供的输入信号为高电平，输入电路110导通，输入信号对第一节点pu进行充电，第一节点pu被充电至第一高电平；同时，由于第一交流电压提供端vdd1输入高电平，第一降噪子电路131在第一高电平的控制下导通，第二节点pd1下拉为低电平，从而避免下拉电路150导通而影响输入信号对第一节点pu的充电；在此阶段，时钟信号端clk提供低电平，移位寄存器单元100的栅极扫描信号输出端输出低电平。

在第二阶段2，时钟信号端clk提供高电平，第一节点pu由于第一电容c1的自举效应被进一步充电至第二高电平，所以在第一节点pu的第二高电平的控制下，时钟信号端clk输入的高电平被输出至移位寄存器单元100的栅极扫描信号输出端；同时，由于第一电平提供端lvgl的电平为低电平，第一降噪子电路131在第二高电平的控制下保持导通状态，第二节点pd1保持为低电平，从而避免上拉电路160导通而影响移位寄存器单元100的栅极扫描信号输出端的输出。

在第三阶段3，时钟信号端clk提供低电平，若复位端reset输入的复位信号为高电平，则下拉电路150和上拉电路160导通，由于此时第一电平提供端lvgl为低电平，第一节点pu和移位寄存器单元100的栅极扫描信号输出端均为低电平。上述第一阶段1、第二阶段2和第三阶段3移位寄存器单元100的信号时序图如图2所示。

在上述任一阶段或上述三个阶段之后，移位寄存器单元100所在显示装置接收关机信号，若复位端reset未输入复位信号，由于第一电平提供端lvgl的电平反转为高电平，第一控制子电路141和第二控制子电路142导通，第二节点pd1和第三节点pd2为高电平，下拉电路150在第二节点pd1、第三节点pd2的高电平控制下导通，第一节点pu下拉为低电平，上拉电路160在第二节点pd1、第三节点pd2的高电平控制下导通，移位寄存器单元100的栅极扫描信号输出端上拉为高电平。

本实用新型实施例的移位寄存器单元100包括以下优点：设置移位寄存器单元100包括输入电路110、第一节点复位电路120、降噪电路130、控制电路140、下拉电路150、上拉电路160以及输出电路170，其中，输入电路110与第一节点复位电路120之间具有第一节点pu，下拉电路150的第一端和降噪电路130的控制端与第一节点pu连接，下拉电路150的控制端和上拉电路160的控制端与降噪电路130的第一端连接，下拉电路150的第二端和降噪电路130的第二端与低电平提供端vgl连接，上拉电路160还分别与第一电平提供端lvgl和输出电路170的栅极扫描信号输出端g[n]连接；控制电路140分别与第一电平提供端lvgl和降噪电路130的第一端连接，控制电路140，被配置为在第一电平提供端lvgl的电平为高电平时，控制降噪电路130的第一端的电位为高电平。这样，在第一电平提供端lvgl的电平为高电平时，即便移位寄存器单元100未接收到复位信号，由于控制电路140控制降噪电路130的第一端的电位为高电平，使得上拉电路160开启，输出电路170的栅极扫描信号输出端g[n]输出高电平，从而避免了出现关机白线现象。

如图3所示，本实用新型实施例还公开了一种栅极驱动电路，包括多个(2个或2个以上)级联的移位寄存器单元100。图3中仅示出了4个级联的移位寄存器单元100。

该栅极驱动电路可以用于驱动例如液晶显示面板、有机发光二极管显示面板的显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。

本实用新型实施例还公开了一种显示装置，包括上述的栅极驱动电路和显示面板，显示面板包括由多个子像素单元构成的阵列。

当采用本实用新型的实施例提供的栅极驱动电路驱动显示面板时，可以将该栅极驱动电路设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路中的各级移位寄存器单元的栅极扫描信号输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路，以实现双边驱动，本实用新型的实施例对栅极驱动电路的设置方式不作限定。

需要说明的是，本实施例中的显示装置可以为：液晶面板、液晶电视、显示器、oled面板、oled电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。

本实用新型的实施例提供的栅极驱动电路和显示装置的技术效果可以参考上述实施例中关于移位寄存器单元的相应描述，这里不再赘述。

需要说明的是，为表示清楚、简洁，并没有给出该显示装置的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本公开的实施例对此不做限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本实用新型实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种移位寄存器单元、一种栅极驱动电路和一种显示装置，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。