移位寄存器及其控制方法、栅极驱动电路和显示面板与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其控制方法、栅极驱动电路和显示面板。

背景技术：

显示装置在进行显示时，需要利用栅极驱动电路实现对所有行亚像素的扫描，栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器对应一行亚像素，从而实现对每行亚像素进行逐行扫描，以显示画面。

技术实现要素：

本发明的实施例提供一种移位寄存器及其控制方法、栅极驱动电路和显示面板，能够改善显示面板在高温下出现的显示异常。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种移位寄存器，包括：

输入子电路，所述输入子电路与输入信号端、上拉节点电连接；所述输入子电路配置为在所述输入信号端的控制下，将所述输入信号端提供的输入信号传输至所述上拉节点。

降噪子电路，所述降噪子电路与所述输入信号端、第一电压信号端、所述上拉节点、第一下拉节点和第二电压信号端电连接；所述降噪子电路配置为在所述第一电压信号端的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第一下拉节点；在所述输入信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一下拉节点；以及在所述上拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一下拉节点。

放电子电路，所述放电子电路与所述上拉节点、所述第二电压信号端和所述第一下拉节点电连接；所述放电子电路配置为在所述第一下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

输出子电路，所述输出子电路与所述上拉节点、时钟信号端、所述第一下拉节点、第三电压信号端和第一输出信号端电连接；所述输出子电路配置为在所述上拉节点的控制下，将所述时钟信号端提供的时钟信号传输至所述第一输出信号端，以及在所述第一下拉节点的控制下，将所述第三电压信号端提供的第三电压信号传输至所述第一输出信号端。

第一复位子电路，所述第一复位子电路与所述上拉节点、第一复位信号端和所述第二电压信号端电连接；所述第一复位子电路配置为在所述第一复位信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述移位寄存器还包括级联子电路，所述级联子电路与所述上拉节点、所述时钟信号端、所述第一下拉节点、所述第二电压信号端和第二输出信号端电连接；所述级联子电路配置为在所述上拉节点的控制下，将所述时钟信号端提供的时钟信号传输至所述第二输出信号端，以及在所述第一下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。

可选的，所述移位寄存器还包括第二复位子电路，所述第二复位子电路与第二复位信号端、所述上拉节点和所述第二电压信号端电连接，所述第二复位子电路配置为在所述第二复位信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述降噪子电路还与第四电压信号端和第二下拉节点电连接，所述降噪子电路还配置为在所述第四电压信号端的控制下，将所述第四电压信号端提供的第四电压信号传输至所述第二下拉节点，在所述上拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二下拉节点；以及在所述输入信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二下拉节点。

和/或，所述放电子电路还与所述第二下拉节点电连接，所述放电子电路还配置为在所述第二下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

和/或，所述输出子电路还与所述第二下拉节点电连接，所述输出子电路还配置为在所述第二下拉节点的控制下，将所述第三电压信号端提供的第三电压信号传输至所述第一输出信号端。

和/或，所述级联子电路还与所述第二下拉节点电连接，所述级联子电路还配置为在所述第二下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。

可选的，所述第二电压信号端和所述第三电压信号端电连接。

可选的，所述输入子电路包括第一晶体管，所述第一晶体管的栅极和第一极与所述输入信号端电连接，所述第一晶体管的第二极与所述上拉节点电连接。

和/或，所述降噪子电路包括第二晶体管、第三晶体管和第四晶体管，所述第二晶体管的栅极和第一极与所述第一电压信号端电连接，所述第二晶体管的第二极与所述第一下拉节点电连接；所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述第一下拉节点电连接；所述第四晶体管的栅极与所述输入信号端电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述第一下拉节点电连接。

和/或，所述放电子电路包括第五晶体管，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接。

和/或，所述输出子电路包括第六晶体管、第七晶体管和电容，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一极与所述时钟信号端电连接，所述第六晶体管的第二极与所述第一输出信号端电连接；所述第七晶体管的栅极与所述第一下拉节点电连接，所述第七晶体管的第一极与所述第三电压信号端电连接，所述第七晶体管的第二极与所述第一输出信号端电连接；所述电容的一端与所述第六晶体管的栅极电连接，另一端与所述第六晶体管的第二极电连接。

和/或，所述第一复位子电路包括第八晶体管，所述第八晶体管的栅极与所述第一复位信号端电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述上拉节点电连接。

可选的，所述级联子电路包括第九晶体管和第十晶体管，所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述时钟信号端电连接，所述第九晶体管的第二极与所述第二输出信号端电连接；所述第十晶体管的栅极与所述第一下拉节点电连接，所述第十晶体管的第一极与所述第二电压信号端电连接，所述第十晶体管的第二极与所述第二输出信号端电连接。

可选的，所述第二复位子电路包括第十一晶体管，所述第十一晶体管的栅极与所述第二复位信号端电连接，所述第十一晶体管的第一极与所述第二电压信号端电连接，所述第十一晶体管的第二极与所述上拉节点电连接。

可选的，所述降噪子电路还包括第十二晶体管、第十三晶体管和第十四晶体管，所述第十二晶体管的栅极和第一极与所述第四电压信号端电连接，所述第十二晶体管的第二极与所述第二下拉节点电连接；所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一极与所述第二电压信号端电连接，所述第十三晶体管的第二极与所述第二下拉节点电连接；所述第十四晶体管的栅极与所述输入信号端电连接，所述第十四晶体管的第一极与所述第二电压信号端电连接，所述第十四晶体管的第二极与所述第二下拉节点电连接。

和/或，所述放电子电路还包括第十五晶体管，所述第十五晶体管的栅极与所述第二下拉节点电连接，第十五晶体管的第一极与所述第二电压信号端电连接，第十五晶体管的第二极与所述上拉节点电连接。

和/或，所述输出子电路还包括第十六晶体管，所述第十六晶体管的栅极与所述第二下拉节点电连接，第十六晶体管的第一极与所述第三电压信号端电连接，第十六晶体管的第二极与所述第一输出信号端电连接。

和/或，所述级联子电路还包括第十七晶体管，所述第十七晶体管的栅极与所述第二下拉节点电连接，所述第十七晶体管的第一极与所述第二电压信号端电连接，所述第十七晶体管的第二极与所述第二输出信号端电连接。

另一方面，提供一种移位寄存器，包括：

第一晶体管，所述第一晶体管的栅极和第一极与输入信号端电连接，第一晶体管的第二极与上拉节点电连接。

第二晶体管，所述第二晶体管的栅极和第一极与第一电压信号端电连接，所述第二晶体管的第二极与第一下拉节点电连接。

第三晶体管，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与第二电压信号端电连接，所述第三晶体管的第二极与所述第一下拉节点电连接。

第四晶体管，所述第四晶体管的栅极与所述输入信号端电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述第一下拉节点电连接。

第五晶体管，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接。

第六晶体管，所述第六晶体管的栅极与上拉节点电连接，所述第六晶体管的第一极与时钟信号端电连接，所述第六晶体管的第二极与第一输出信号端电连接。

第七晶体管，所述第七晶体管的栅极与所述第一下拉节点电连接，所述第七晶体管的第一极与第三电压信号端电连接，所述第七晶体管的第二极与所述第一输出信号端电连接。

第八晶体管，所述第八晶体管的栅极与第一复位信号端电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述上拉节点电连接。

第九晶体管，所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述时钟信号端电连接，所述第九晶体管的第二极与第二输出信号端电连接。

第十晶体管，所述第十晶体管的栅极与所述第一下拉节点电连接，所述第十晶体管的第一极与所述第二电压信号端电连接，所述第十晶体管的第二极与所述第二输出信号端连接。

第十一晶体管，所述第十一晶体管的栅极与第二复位信号端电连接，所述第十一晶体管的第一极与所述第二电压信号端电连接，所述第十一晶体管的第二极与所述上拉节点电连接。

第十二晶体管，所述第十二晶体管的栅极和第一极与第四电压信号端电连接，所述第十二晶体管的第二极与所述第二下拉节点电连接。

第十三晶体管，所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一极与所述第二电压信号端电连接，所述第十三晶体管的第二极与所述第二下拉节点电连接。

第十四晶体管，所述第十四晶体管的栅极与输入信号端电连接，所述第十四晶体管的第一极与所述第二电压信号端电连接，所述第十四晶体管的第二极与所述第二下拉节点电连接。

第十五晶体管，所述第十五晶体管的栅极与所述第二下拉节点电连接，所述第十五晶体管的第一极与所述第二电压信号端电连接，所述第十五晶体管的第二极与所述上拉节点电连接。

第十六晶体管，所述第十六晶体管的栅极与所述第二下拉节点电连接，所述第十六晶体管的第一极与所述第三电压信号端电连接，所述第十六晶体管的第二极与所述第一输出信号端电连接。

第十七晶体管，所述第十七晶体管的栅极与所述第二下拉节点电连接，所述第十七晶体管的第一极与所述第二电压信号端电连接，所述第十七晶体管的第二极与所述第二输出信号端电连接。

电容，所述电容的一端与第十六晶体管的栅极电连接，另一端与第十六晶体管的第二极电连接。

可选的，所述第二晶体管的沟道宽度与所述第三晶体管的沟道宽度的比值等于1/6。

另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的移位寄存器。

所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的输入信号端与起始信号电连接，第一输出信号端与下一级移位寄存器的输入信号端电连接。

最后一级移位寄存器的第一输出信号端与上一级移位寄存器的第一复位信号端电连接。

除了第一级移位寄存器和最后一级移位寄存器外，其余移位寄存器的第一输出信号端与上一级移位寄存器的第一复位信号端电连接和下一级移位寄存器的输入信号端电连接。

另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的移位寄存器。

所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的输入信号端与起始信号电连接，第二输出信号端与下一级移位寄存器的输入信号端电连接。

最后一级移位寄存器的第二输出信号端与上一级移位寄存器的第一复位信号端电连接。

除了第一级移位寄存器和最后一级移位寄存器外，其余移位寄存器的第二输出信号端与上一级移位寄存器的第一复位信号端电连接和下一级移位寄存器的输入信号端电连接。

另一方面，提供一种显示面板，包括栅极驱动电路，所述栅极驱动电路为如上所述的栅极驱动电路。

又一方面，提供一种位寄存器的控制方法，包括：

在第一阶段，向输入信号端提供高电平作为输入信号，输入子电路将所述输入信号传输至上拉节点，以拉高所述上拉节点的电位；降噪子电路在所述输入信号端的控制下将第一下拉节点的电位拉低，以及在所述上拉节点的控制下将所述第一下拉节点的电位拉低；输出子电路在所述上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端。

在第二阶段，所述降噪子电路在所述上拉节点的控制下将所述第一下拉节点的电位拉低；所述输出子电路在所述上拉节点的控制下，将所述时钟信号端提供的时钟信号传输至所述第一输出信号端。

在第三阶段，放电子电路在所述第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至所述上拉节点，拉低所述上拉节点的电位，所述输出子电路在所述第一下拉节点的控制下，将第三电压信号端提供的第三电压信号传输至所述第一输出信号端。

本发明实施例提供了一种移位寄存器及其控制方法、栅极驱动电路和显示面板。其中移位寄存器的降噪子电路可以在第一电压信号端的控制下，直接将第一电压信号传输至第一下拉节点，提高了第一下拉节点的充电能力，第一下拉节点的充电能力增强后，同时降噪子电路可以在输入信号端提供的输入信号的控制下，将第二电压信号端提供的第二电压信号传输至第一下拉节点，还可以在上拉节点的控制下，将第二电压信号传输至第一下拉节点，从而对第一下拉节点的电位进行了两次拉低，提高了上拉节点的预充电能力。也就是说本申请可以提高上拉节点和第一下拉节点的充电能力，从而既解决了在高温情况下，显示面板因第一下拉节点充电能力不足导致的显示异常问题，也解决了在低温情况下，显示面板因上拉节点充电能力不足导致的启动性能较差的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为本发明实施例提供的一种显示面板的结构示意图；

图1b为本发明实施例提供的一种像素驱动电路的结构示意图；

图1c为本发明实施例提供的一种栅极驱动电路的结构示意图；

图1d为本发明实施例提供的另一种栅极驱动电路的结构示意图；

图2为本发明实施例提供的一种移位寄存器的结构示意图；

图3为本发明实施例提供的另一种移位寄存器的结构示意图；

图4a-图4b为本发明实施例提供的另一种移位寄存器的结构示意图；

图5a-图5b为本发明实施例提供的另一种移位寄存器的结构示意图；

图6为本发明实施例提供的另一种移位寄存器的结构示意图；

图7为本发明实施例提供的另一种移位寄存器的结构示意图；

图8a-图8b为本发明实施例提供的另一种移位寄存器的结构示意图；

图9a-图9d为本发明实施例提供的另一种移位寄存器的结构示意图；

图10为相关技术中的一种移位寄存器的结构示意图；

图11为本发明实施例提供的一种移位寄存器的控制方法；

图12为本发明实施例提供的一种移位寄存器的时序示意图。

附图标记：

1-移位寄存器；10-输入子电路；11-降噪子电路；12-放电子电路；13-输出子电路；14-第一复位子电路；15-级联子电路；16-第二复位子电路；2-显示面板；20-栅极驱动电路；21-像素驱动电路；stvp-起始信号；input-输入信号端；v1-第一电压信号端；v2-第二电压信号端；v3-第三电压信号端；v4-第四电压信号端；pu-上拉节点；pd1-第一下拉节点；pd2-第二下拉节点；clk-时钟信号端；out1-第一输出信号端；out2-第二输出信号端；reset-第一复位信号端；trst-第二复位信号端；c-电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

随着显示技术的发展，以液晶显示装置(liquidcrystaldisplay，lcd)为代表的显示装置因具有高画质、机身薄、功耗低等优点而得到了广泛的应用，成为了显示装置中的主流。

薄膜晶体管(thinfilmtransistor，tft)型液晶显示装置是目前最常见的液晶显示装置，该类液晶显示装置使用tft驱动亚像素进行显示，tft型液晶显示装置具有高响应度、高亮度、高对比度等优点。

当然，显示装置例如还可以是自发光显示装置，自发光显示装置例如为：有机发光二极管(organiclightemittingdiode，oled)显示装置、微型发光二极管(microlightemittingdiode，microled)显示装置以及迷你发光二极管(minilightemittingdiode，miniled)显示装置。自发光显示装置因具有体积小、功耗低、显示效果好、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。

示例的，上述的显示装置至少包括显示面板，同时该显示装置可以为显示器、电视、数码相机、手机、平板电脑等具有任何显示功能的产品或者部件。

如图1a所示，上述的显示面板2包括多个亚像素p和栅极驱动电路20。

其中，多个亚像素p成矩阵均匀分布，在每个亚像素p中均设置有像素驱动电路21和与该像素驱动电路21连接的待驱动元件。待驱动元件为电流驱动型的发光器件d，进一步地，发光器件d可以为电流型发光二极管，例如，微型发光二极管、迷你发光二极管、有机电致发光二极管或量子点发光二极管(quantumdotlightemittingdiodes，qled)。

像素驱动电路21例如可以为6t1c型的像素驱动电路、6t2c型的像素驱动电路和7t1c型的像素驱动电路中的任一种，或者也可以为其它类型的像素驱动电路，本申请对此不做限定。

示例的，如图1b所示，像素驱动电路21例如为6t2c型的像素驱动电路。像素驱动电路21包括晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、电容c1和电容c2。晶体管t1的栅极与扫描信号端gate(n+1)电连接，晶体管t1的第一极与数据信号端data电连接，晶体管t1的第二极与第一节点n1电连接；晶体管t2的栅极与使能信号端em电连接，晶体管t2的第一极与电源电压信号端vdd电连接，晶体管t2的第二极与晶体管t4的第一极电连接，晶体管t4的栅极与第一节点n1电连接，晶体管t4的第二极与发光器件d的阳极电连接；晶体管t3的栅极与复位信号端rst电连接，晶体管t3的第一极与初始信号端vinit电连接，晶体管t3的第二极与发光器件d的阳极电连接；晶体管t5的栅极与复位信号端rst电连接，晶体管t5的第一极与参考电压信号端vref电连接，晶体管t5的第二极与第一节点n1电连接；晶体管t6的栅极与扫描信号端gate(n)电连接，晶体管t6的第一极与参考电压信号端vref电连接，晶体管t6的第二极与第一节点n1电连接；电容c1的一端与第一节点n1电连接，另一端与发光器件d的阳极电连接；电容c2的一端与电源电压信号端vdd电连接，另一端与晶体管t3的第二极电连接；发光器件d的阴极与接地端vss电连接。电容c1和电容c2用于存储电荷保持电位，其中电容c1用于保持第一节点n1的电位，以打开晶体管t4；电容c2用于在晶体管t4关闭后，保持发光器件d阳极的电位，以使发光器件d继续发光一段时间。

针对第n+1行亚像素(即除了第一行以外的任一行亚像素)，在第一阶段，在扫描信号端gate(n)的控制下，晶体管t6被打开，将参考电压信号端vref提供的参考电压信号写入第一节点n1；在第二阶段，晶体管t1在扫描信号端gate(n+1)的控制下打开，将数据信号端data提供的数据信号写入第一节点n1，在数据信号和参考电压信号的作用下，晶体管t4被打开，t4晶体管为驱动晶体管；在第三阶段，在使能信号端em的控制下，晶体管t2打开，将电源电压信号端vdd提供的第一电压信号传输至晶体管t4的第一极，以使驱动晶体管t4在第一电压信号、参考电压信号和数据信号的作用下，驱动发光器件d发光；在第四阶段，在复位信号端reset的控制下，晶体管t3将初始信号端vinit提供的初始信号传输至发光器件d的阳极，对发光器件d进行复位，在复位信号端reset的控制下，晶体管t5打开，将参考电压信号端vref提供的参考电压传输至第一节点n1，对第一节点n1进行复位，第n+1行亚像素p的显示完成。

栅极驱动路20包括多个级联的移位寄存器，多个移位寄存器例如为n个，其中n≥2；多个级联的移位寄存器的级联关系例如包括图1c和图1d所示的两种级联结构。

第一种：如图1c所示，第1级移位寄存器1的输入信号端input与起始信号stvp电连接，第一输出信号端out11与第2级移位寄存器的输入信号端input电连接。

第n级移位寄存器的第一输出信号端out1n与第n-1级移位寄存器的第一复位信号端reset电连接。

除了第1级移位寄存器和第n级移位寄存器外，其余移位寄存器的第一输出信号端out1与上一级移位寄存器的第一复位信号端reset电连接和下一级移位寄存器的输入信号端input电连接。

第二种：如图1d所示，第1级移位寄存器的输入信号端input与起始信号stvp电连接，第二输出信号端out21与第2级移位寄存器的输入信号端input电连接。

第n级移位寄存器的第二输出信号端out2n与第n-1级移位寄存器的第一复位信号端reset电连接。

除了第1级移位寄存器和第n级移位寄存器外，其余移位寄存器的第二输出信号端out2与上一级移位寄存器的第一复位信号端reset电连接和下一级移位寄存器的输入信号端input电连接。

需要说明的是，在图1c和图1d中，仅示意出了为像素驱动电路21提供扫描信号的移位寄存器1，即，第1级至第n级移位寄存器均可以为像素驱动电路21提供扫描信号，但本发明中栅极驱动电路20的结构并不限于此。例如，在另一些实施例中，栅极驱动电路20还可以包括一些前置单元和后置单元，其中前置单元至少包括一个移位寄存器，该移位寄存器用于为第1级移位寄存器提供起始信号，后置单元至少包括一个移位寄存器，该移位寄存器用于为第n级移位寄存器提供第一复位信号；当前置单元和后置单元均包括多个移位寄存器时，多个移位寄存器的级联方式如图1c和图1d中所示，但前置单元和后置单元中的移位寄存器的第一输出信号端并不与像素驱动电路21电联系。

在多个级联的移位寄存器中每个移位寄存器的结构例如如图2所示，该移位寄存器1包括：

输入子电路10，该输入子电路10与输入信号端input、上拉节点pu电连接；其中，输入信号端input用于接收输入信号，并将该输入信号传输至输入子电路10中。示例的，当移位寄存器1为第一级移位寄存器1时，输入信号端input接收的输入信号为起始信号stvp，当移位寄存器1为其它级移位寄存器1时，输入信号端input接收的输入信号为上一级移位寄存器传输的输出信号(包括第一输出信号和第二输出信号)。

输入子电路10用于在输入信号端input的控制下，将输入信号端input提供的输入信号传输至上拉节点pu。在输入信号为高电平有效时，输入子电路10用于将高电平传输至上拉节点pu，以对上拉节点pu充电。

降噪子电路11，降噪子电路11与输入信号端input、第一电压信号端v1、上拉节点pu、第一下拉节点pd1和第二电压信号端v2电连接；其中，第一电压信号端v1用于接收第一电压信号，并将该第一电压信号传输至降噪子电路11中，第二电压信号端v2用于接收第二电压信号，并将该第二电压信号传输至降噪子电路11中，其中第一电压信号和第二电压信号不同。示例的，第一电压信号的有效电平为高电平，第二电压信号为低电平。

降噪子电路11用于在第一电压信号端v1的控制下，将第一电压信号端v1提供的第一电压信号传输至第一下拉节点pd1。示例的，降噪子电路11在第一电压信号端v1的控制下将高电平的第一电压信号传输至第一下拉节点pd1，以拉高第一下拉节点pd1的电位，对第一下拉节点pd1充电。

降噪子电路11用于在输入信号端input的控制下，将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1。示例的，降噪子电路11在输入信号端input的控制下将低电平的第二电压信号传输至第一下拉节点pd1，以拉低第一下拉节点pd1的电位。

降噪子电路11还用于在上拉节点pu的控制下，将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1。示例的，降噪子电路11在上拉节点pu的控制下将低电平的第二电压信号传输至第一下拉节点pd1，以拉低第一下拉节点pd1的电位。

放电子电路12，放电子电路12与上拉节点pu、第二电压信号端v2和第一下拉节点pd1电连接。

放电子电路12用于在第一下拉节点pd1的控制下，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu。示例的，放电子电路12在第一下拉节点pd1的控制下将低电平的第二电压信号传输至上拉节点pu，拉低上拉节点pu的电位，对上拉节点pu放电。

输出子电路13，输出子电路13与上拉节点pu、时钟信号端clk、第一下拉节点pd1、第三电压信号端v3和第一输出信号端out1电连接。其中，时钟信号端clk用于接收时钟信号，并将该时钟信号传输至输出子电路13中。

第三电压信号端v3用于接收第三电压信号，并将该第三电压信号传输至输出子电路13中。示例的，第三电压信号为低电平信号。

第一输出信号端out1用于输出第一输出信号。示例的，最后一级移位寄存器1的第一输出信号端out1用于向像素驱动电路21传输第一输出信号，除了最后一级移位寄存器1外，其余移位寄存中的第一输出信号端out1既可以用于向像素驱动电路21传输第一输出信号，也可以用于向下一级移位寄存器1的输入信号端input传输第一输出信号以作为下一级移位寄存器1的输入信号。或者，示例的，参考图1b所示，在移位寄存器1包括第一复位信号端reset的情况下，除了第一级移位寄存器1的第一输出信号端out1可以用于向与其对应的像素驱动电路21和下一级移位寄存器1的输入信号端input传输第一输出信号，最后一级移位寄存器1的第一输出信号端out1可以用于向与其对应的像素驱动电路21和上一级移位寄存器1的第一复位信号端reset传输第一输出信号外，其余移位寄存器1的第一输出信号端out1用于向与其对应的像素驱动电路21、上一级移位寄存器1的第一复位信号端reset和下一级移位寄存器1的输入信号端input传输第一输出信号。

输出子电路13用于在上拉节点pu的控制下，将时钟信号端clk提供的时钟信号传输至第一输出信号端out1，以及在第一下拉节点pd1的控制下，将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。

示例的，输出子电路13用于向像素驱动电路21、上一级移位寄存器1的第一复位信号端reset和下一级移位寄存器1的输入信号端input传输输出信号，该输出信号例如包括第一输出信号；在移位寄存器1包括第二输出信号端out2的情况下，该输出信号例如包括第一输出信号和第二输出信号，其中第一输出信号用于向像素驱动电路21传输，第二输出信号用于向上一级移位寄存器1的第一复位信号端reset和下一级移位寄存器1的输入信号端input传输。

第一复位子电路14，第一复位子电路14与上拉节点pu、第一复位信号端reset和第二电压信号端v2电连接。其中，第一复位信号端reset用于接收第一复位信号，并向第一复位子电路14传输该第一复位信号。示例的，第一复位信号的有效电平为高电平。

第一复位子电路14用于在第一复位信号端reset的控制下，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，对上拉节点pu复位，其中第二电压信号为低电平信号。

通过第一复位子电路14对上拉节点pu进行复位，即通过第一复位子电路14对上拉节点pu进行放电，使得上拉节点pu的电位由高电平变为低电平，从而使得第一下拉节点pd1的电位可以由低电平变为高电平。

移位寄存器1中薄膜晶体管的特性因温度的变化会受到影响，其阈值电压会发生变化。其中，在高温下，薄膜晶体管的开启电压将变低；在低温下，薄膜晶体管的开启电压将变高。基于上述，在高温下，则需要增强第一下拉节点pd1的充电能力，以保证第一输出信号端out1输出的第一输出信号为低电平，另一方面还需要拉低上拉节点pu的电位，避免第一输出信号端out1输出高电平信号，以减少画面显示异常，显示异常例如包括闪屏，黑线，黑屏等异常。而在低温下，薄膜晶体管的开启电压变高，则需要增强上拉节点pu的预充电能力，以保证在低温下，第一输出信号端out1可以正常输出高电平信号，以改善移位寄存器1的启动性能在低温下较差的问题。

本领域技术人员应该理解到，在高温和低温下，移位寄存器1中所有晶体管的性能均会因温度的变化而变化，导致上拉节点pu的预充电能力和第一下拉节点pd1的充电能力发生变化，本申请通过对移位寄存器1的结构进行优化，以减小晶体管的性能因温度的变化而变化时，对上拉节点pu和第一下拉节点pd1充电能力的影响，但本领域技术人员应该可以理解到，移位寄存器1中各个晶体管对上拉节点pu和第一下拉节点pd1充电能力的影响大小可能并不一样。

本发明实施例提供了一种移位寄存器1，该移位寄存器1的降噪子电路11在第一电压信号端v1的控制下，直接将第一电压信号传输至第一下拉节点pd1，提高了第一下拉节点pd1的充电能力，第一下拉节点pd1的充电能力增强后，同时降噪子电路11可以在输入信号端input提供的输入信号的控制下，将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1，还可以在上拉节点pu的控制下，将第二电压信号传输至第一下拉节点pd1，从而对第一下拉节点pd1的电位进行了两次拉低，提高了上拉节点pu的预充电能力。也就是说本申请可以提高上拉节点和第一下拉节点的充电能力，从而既解决了在高温情况下，显示面板2因第一下拉节点pd1充电能力不足导致的显示异常问题，也解决了在低温情况下，显示面板2因上拉节点pu充电能力不足导致的启动性能较差的问题。

可选的，如图3所示，移位寄存器1还包括级联子电路15，级联子电路15与上拉节点pu、时钟信号端clk、第一下拉节点pd1、第二电压信号端v2和第二输出信号端out2电连接。其中，第二输出信号端out2用于输出第二输出信号。示例的，参考图1c，第一级移位寄存器1的第二输出信号端out2用于向下一级移位寄存器1的输入信号端input传输第二输出信号，此时该第二输出信号将作为输入信号，最后一级移位寄存器1的第二输出信号端out2用于向上一级移位寄存器1的第一复位信号端reset传输第二输出信号，此时该第二输出信号将作为第一复位信号，除了第一级移位寄存器1和最后一级移位寄存器1外，其它移位寄存器1的第二输出信号端out2既用于向上一级移位寄存器1的第一复位信号端reset传输第二输出信号，也用于向下一级移位寄存器1的输入信号端input传输第二输出信号。

级联子电路15用于在上拉节点pu的控制下，将时钟信号端clk提供的时钟信号传输至第二输出信号端out2，以及在第一下拉节点pd1的控制下，将第二电压信号端v2提供的第二电压信号传输至第二输出信号端out2。

级联子电路15用于实现多个移位寄存器1的级联，而第二输出信号端out2连接的负载(例如上一级移位寄存器1和下一级移位寄存器1)较少，从而输出的第二输出信号的稳定性和准确性较高，因此通过级联子电路15实现级联可以保证从各移位寄存器1接收的信号的稳定性和准确性，从而可以提高栅极驱动电路20的工作性能。

可选的，如图4a和图4b所示，移位寄存器1还包括第二复位子电路16，第二复位子电路16与第二复位信号端trst、上拉节点pu和第二电压信号端v2电连接。其中，第二复位信号端trst用于接收第二复位信号，并将该第二复位信号传输至第二复位子电路16中。示例的，第二复位信号端trst的有效电平为高电平。

第二复位子电路16用于在第二复位信号端trst的控制下，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，对上拉节点pu进行复位，以避免移位寄存器1在下一次工作时，上拉节点pu的电位处于异常状态，从而影响画面显示。

可选的，栅极驱动电路20中的所有移位寄存器1的第二复位信号端trst电连接在一起。

在移位寄存器1包括第一复位信号端reset和第二复位信号端trst的情况下，第一复位信号端reset用于对上拉节点pu进行第一次复位，第二复位信号端trst用于对上拉节点pu进行第二次复位，以确保上拉节点pu在下一位寄存器下一次工作前已复位；在移位寄存器1包括第二复位信号端trst的情况下，可以通过第二复位信号端trst一次性对所有的移位寄存器1进行复位，复位方便快捷，同时能够保证对最后一级移位寄存器1也进行了复位，避免最后一级移位寄存器1中的上拉节点pu出现电荷积累的问题，从而导致显示异常。

可选的，如图5a和图5b所示，降噪子电路11还与第四电压信号端v4和第二下拉节点pd2电连接。其中，第四电压信号端v4用于接收第四电压信号，并向降噪子电路11传输该第四电压信号，第四电压信号的有效电平例如为高电平。

第四电压信号的有效电平和第二电压信号的有效电平工作的时间不重叠。即，在第四电压信号为高电平时，第二电压信号为低电平；在第四电压信号为低电平时，第二电压信号为高电平。

降噪子电路11还用于在第四电压信号端v4的控制下，将第四电压信号端v4提供的第四电压信号传输至第二下拉节点pd2，以对第二下拉节点pd2充电。在上拉节点pu的控制下，将第二电压信号端v2提供的第二电压信号传输至第二下拉节点pd2，以拉低第二下拉节点pd2的电位。以及，在输入信号端input的控制下，将第二电压信号端v2提供的第二电压信号传输至第二下拉节点pd2，以拉低第二下拉节点pd2的电位。

第四电压信号端v4和第二电压信号端v2的功能相同，二者交替控制降噪子电路11工作，设置第四电压信号端v4后，可以避免第二电压信号端v2控制的薄膜晶体管长时间工作，而薄膜晶体管长时间工作一方面会降低了薄膜晶体管的使用寿命，另一方面会导致薄膜晶体管的阈值电压出现漂移，从而影响薄膜晶体管的输出信号。

可选的，如图5a-图5b所示，放电子电路12还与第二下拉节点pd2电连接。放电子电路12还用于在第二下拉节点pd2的控制下，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，对上拉节点pu进行放电。

可选的，如图5a-图5b所示，输出子电路13还与第二下拉节点pd2电连接。输出子电路13还用于在第二下拉节点pd2的控制下，将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。示例的，在第二下拉节点pd2为高电平时可以将第三电压信号传输至第一输出信号端out1。

可选的，如图5a-图5b所示，级联子电路15还与第二下拉节点pd2电连接。级联子电路15还用于在第二下拉节点pd2的控制下，将第二电压信号端v2提供的第二电压信号传输至第二输出信号端out2。

在移位寄存器1具有第二下拉节点pd2的情况下，降噪子电路11、放电子电路12、输出子电路13和级联子电路15等子电路在与第二下拉节点pd2电连接时，均可以使用第二下拉节点pd2实现对子电路的控制，可以使得第一下拉节点pd1和第二下拉节点pd2交替工作，以降低各自电路中薄膜晶体管的阈值电压的漂移，以及延长薄膜晶体管的使用寿命。

可选的，第二电压信号端v2和第三电压信号端v3电连接，即第二电压信号端v2接收的第二电压信号和第三电压信号端v3接收的第三电压信号相同。

示例的，第二电压信号和第三电压信号为低电平信号。

第二电压信号端v2和第三电压信号端v3电连接后，可以减少移位寄存器1中信号的数量，有利于简化移位寄存器1的电路结构。

需要说明的是，本申请中薄膜晶体管的第一极为信号输入端，第二极为信号输出端。示例的，第一极例如为薄膜晶体管的源极，第二极例如为薄膜晶体管漏极。

可选的，如图6所示，输入子电路10包括第一晶体管m1，第一晶体管m1的栅极和第一极与输入信号端input电连接，第一晶体管m1的第二极与上拉节点pu电连接。第一晶体管m1在输入信号端input的控制下，将输入信号传输至上拉节点pu。示例的，输入信号的有效电平为高电平，第一晶体管m1将高电平的输入信号传输至上拉节点pu，对上拉节点pu进行充电。

可选的，降噪子电路11包括第二晶体管m2、第三晶体管m3和第四晶体管m4。第二晶体管m2的栅极和第一极与第一电压信号端v1电连接，第二晶体管m2的第二极与第一下拉节点pd1电连接。第二晶体管m2在第一电压信号端v1的控制下开启，将第一电压信号端v1提供的第一电压信号传输至第一下拉节点pd1，对第一下拉节点pd1充电。

第三晶体管m3的栅极与上拉节点pu电连接，第三晶体管m3的第一极与第二电压信号端v2电连接，第三晶体管m3的第二极与第一下拉节点pd1电连接。第三晶体管m3在上拉节点pu的控制下开启，将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1，拉低第一下拉节点pd1的电位。

第四晶体管m4的栅极与输入信号端input电连接，第四晶体管m4的第一极与第二电压信号端v2电连接，第四晶体管m4的第二极与第一下拉节点pd1电连接。第四晶体管m4在输入信号端input的控制下开启，将第二电压信号传输至第一下拉节点pd1，拉低第一下拉节点pd1的电位。

移位寄存器1中各个晶体管对上拉节点pu的预充电能力和第一下拉节点pd1的充电能力的影响大小不同，例如上述的第一晶体管m1、第四晶体管m4的性能变化则对上拉节点pu的预充电能力的影响较大，在低温环境中，在输入信号的控制下，第一晶体管m1和第四晶体管m4开启速度越快，对上拉节点pu的充电速度越快。

示例的，第一晶体管m1和第四晶体管m4的选择标准与显示面板的负载和电压相关，负载和电压越大，第一晶体管m1和第四晶体管m4的沟道宽度可以设置的越大。在沟道长度相同的前提下，第一晶体管m1沟道宽度，其开态电流越大；第四晶体管m4的沟道宽度越大，其开态电流越大，而晶体管的开态电流越大，开启速度则越快。

可选的，第二晶体管m2的沟道宽度和第三晶体管m3的沟道宽度的比值为1/6。其中，第二晶体管m2影响第一下拉节点pd1的充电能力，在第三晶体管m3关闭的情况下，第二晶体管m2的性能决定了对第一下拉节点pd1的充电速度，而当第三晶体管m3开启时，第二晶体管m2和第三晶体管m3共同影响上拉节点pu的充电能力，由于第三晶体管m3开启是用于拉低第一下拉节点pd1的电位，以使上拉节点pu的充电速度更快，而此时第二晶体管m2仍然在向第一下拉节点pd1充电，因此需要将第三晶体管m3的沟道宽度设置的较第二晶体管m2的沟道宽度更大，从而才可以实现拉低第一下拉节点pd1的电位目的。所以，本申请在将第二晶体管m2的沟道宽度和第三晶体管m3的沟道宽度的比值设置为1/6，可以使得在上拉节点pu为高电平和低电平时，第一下拉节点pd1均能保持在合适的电平，以改善上拉节点pu电的预充电能力和第一下拉节点pd1的充电能力。

可选的，放电子电路12包括第五晶体管m5，第五晶体管m5的栅极与第一下拉节点pd1电连接，第五晶体管m5的第一极与第二电压信号端v2电连接，第五晶体管m5的第二极与上拉节点pu电连接。第五晶体管m5在第一下拉节点pd1的控制下开启，将第二电压信号传输至上拉节点pu，拉低上拉节点pu的电位，对上拉节点pu放电。

可选的，输出子电路13包括第六晶体管m6、第七晶体管m7和电容c，第六晶体管m6的栅极与上拉节点pu电连接，第六晶体管m6的第一极与时钟信号端clk电连接，第六晶体管m6的第二极与第一输出信号端out1电连接。第六晶体管m6在上拉节点pu的控制下开启，将时钟信号端clk提供的时钟信号传输至第一输出信号端out1。

第七晶体管m7的栅极与第一下拉节点pd1电连接，第七晶体管m7的第一极与第三电压信号端v3电连接，第七晶体管m7的第二极与第一输出信号端out1电连接。第七晶体管m7在第一下拉节点pd1的控制下开启，将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。

电容c的一端与第六晶体管m6的栅极电连接，另一端与第六晶体管m6的第二极电连接。电容c用于存储电荷。

在输入信号为有效信号时，例如为高电平时，第一晶体管m1和第四晶体管m4开启，第一晶体管m1对上拉节点pu进行充电，第四晶体管m4拉低了第一下拉节点pd1的电位，以提高上拉节点pu的预充电能力，在上拉节点pu充电至高电平时，第三晶体管m3和第六晶体管m6开启，其中，第三晶体管m3用于进一步拉低第一下拉节点pd1的电位，以便上拉节点pu继续充电，第六晶体管m6用于将时钟信号传输至第一输出信号端out1。

在第一电压信号端v1提供的第一电压信号为有效信号时，第二晶体管m2开启，对第一下拉节点pd1充电，将第一下拉节点pd1的电位充至高电平，第五晶体管m5和第七晶体管m7开启，第五晶体管m5将第二电压信号端v2提供的第二电压信号传输至上拉节点pu对上拉节点pu放电，第七晶体管m7将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。

可选的，如图6所示，第一复位子电路14包括第八晶体管m8，第八晶体管m8的栅极与第一复位信号端reset电连接，第八晶体管m8的第一极与第二电压信号端v2电连接，第八晶体管m8的第二极与上拉节点pu电连接。

第八晶体管m8在第一复位信号端reset的控制下开启，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，对上拉节点pu进行复位。

该移位寄存器1通过使用输入信号的控制，可以在上拉节点pu开始充电时，拉低第一下拉节点pd1的电位，以提高上拉节点pu的预充电能力，改善移位寄存器1低温启动性能变差的问题。

可选的，如图7所示，级联子电路15包括第九晶体管m9和第十晶体管m10，第九晶体管m9的栅极与上拉节点pu电连接，第九晶体管m9的第一极与时钟信号端clk电连接，第九晶体管m9的第二极与第二输出信号端out2电连接。第九晶体管m9在上拉节点pu的控制下开启，将时钟信号端clk提供的时钟信号传输至第二输出信号端out2。

第十晶体管m10的栅极与第一下拉节点pd1电连接，第十晶体管m10的第一极与第二电压信号端v2电连接，第十晶体管m10的第二极与第二输出信号端out2电连接。第十晶体管m10在第一下拉节点pd1的控制下开启，将第二电压信号端v2提供的第二电压信号传输至第二输出信号端out2。

示例的，第二输出信号端out2用于与上一级移位寄存器1的第一复位信号端reset电连接，与下一级移位寄存器1的输入信号端input电连接，以实现多个移位寄存器1的级联。

通过级联子电路15实现多个移位寄存器1的级联，可以保证传输给上一级移位寄存器1和下一级移位寄存器1的信号的准确性和稳定性。

可选的，如图8a-图8b所示，第二复位子电路16包括第十一晶体管m11，第十一晶体管m11的栅极与第二复位信号端trst电连接，第十一晶体管m11的第一极与第二电压信号端v2电连接，第十一晶体管m11的第二极与上拉节点pu电连接。第十一晶体管m11在第二复位信号端trst的控制下开启，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，以拉低上拉节点pu的电位，对上拉节点pu复位。

可选的，如图9a-图9d所示，降噪子电路11还包括第十二晶体管m12、第十三晶体管m13和第十四晶体管m14。第十二晶体管m12的栅极和第一极与第四电压信号端v4电连接，第十二晶体管m12的第二极与第二下拉节点pd2电连接。第十二晶体管m12在第四电压信号端v4的控制下开启，向第二下拉节点pd2充电。

第十三晶体管m13的栅极与上拉节点pu电连接，第十三晶体管m13的第一极与第二电压信号端v2电连接，第十三晶体管m13的第二极与第二下拉节点pd2电连接。第十三晶体管m13在上拉节点pu的控制下开启，将第二电压信号端v2提供的第二电压信号传输至第二下拉节点pd2，以拉低第二下拉节点pd2的电位，以便上拉节点pu充电。

可选的，第十二晶体管m12的沟道宽度和第十三晶体管m13的沟道宽度之间的比值等于1/6。

第十四晶体管m14的栅极与输入信号端input电连接，第十四晶体管m14的第一极与第二电压信号端v2电连接，第十四晶体管m14的第二极与第二下拉节点pd2电连接。第十四晶体管m14在输入信号的控制下开启，将第二电压信号端v2提供的第二电压信号传输至第二下拉节点pd2，以拉低第二下拉节点pd2的电位，提高上拉节点pu的预充电能力。

第十四晶体管m14的选择标准与第一晶体管m1、第四晶体管m4的选择标准相同。

可选的，第十四晶体管m14的宽长比与第四晶体管m4的宽长比相同。

第十二晶体管m12用于和第二晶体管m2交替工作，从而避免第十二晶体管m12和第二晶体管m2长期处于工作状态，阈值电压漂移严重以及使用寿命降低。

示例的，第十二晶体管m12和第二晶体管m2交替工作的时间最小值例如为1/60s。

在此基础上，第十二晶体管m12和第二晶体管m2交替工作的时间范围例如为2s～5s。

可选的，放电子电路12还包括第十五晶体管m15，第十五晶体管m15的栅极与第二下拉节点pd2电连接，第十五晶体管m15的第一极与第二电压信号端v2电连接，第十五晶体管m15的第二极与上拉节点pu电连接。第十五晶体管m15在第二下拉节点pd2的控制下开启，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，拉低上拉节点pu的电位，对上拉节点pu放电。

第十五晶体管m15用于和第五晶体管m5交替工作，从而避免第十五晶体管m15和第五晶体管m5长期处于工作状态，阈值电压漂移严重以及使用寿命降低。

可选的，输出子电路13还包括第十六晶体管m16，第十六晶体管m16的栅极与第二下拉节点pd2电连接，第十六晶体管m16的第一极与第三电压信号端v3电连接，第十六晶体管m16的第二极与第一输出信号端out1电连接。第十六晶体管m16在第二下拉节点pd2的控制下开启，将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。

第十六晶体管m16用于和第七晶体管m7交替工作，从而避免第十六晶体管m16和第七晶体管m7长期处于工作状态，阈值电压漂移严重以及使用寿命降低。

可选的，如图9c-图9d所示，级联子电路15还包括第十七晶体管m17，第十七晶体管m17的栅极与第二下拉节点pd2电连接，第十七晶体管m17的第一极与第二电压信号端v2电连接，第十七晶体管m17的第二极与第二输出信号端out2电连接。第十七晶体管m17在第二下拉节点pd2的控制下开启，将第二电压信号端v2提供的第二电压信号传输至第二输出信号端out2。

第十七晶体管m17用于和第十晶体管m10交替工作，从而避免第十七晶体管m17和第十晶体管m10长期处于工作状态，阈值电压漂移严重以及使用寿命降低。

需要说明的是，第十五晶体管m15和第五晶体管m5、第十六晶体管m16和第七晶体管m7、第十七晶体管m17和第十晶体管m10交替工作的前提是第十二晶体管m12和第二晶体管m2交替工作，其中，第十二晶体管m12开启工作时，第十五晶体管m15、第十六晶体管m16和第十七晶体管m17工作；第二晶体管m2开启工作时，第五晶体管m5、第七晶体管m7和第十晶体管m10工作。

下面对移位寄存器1的电路结构进行整体性，示例性的描述。

如图9d所示，移位寄存器1包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17和电容c。

第一晶体管m1的栅极和第一极与输入信号端input电连接，第二极与上拉节点pu电连接。

第二晶体管m2的栅极和第一极与第一电压信号端v1电连接，第二极与第一下拉节点pd1电连接。

第三晶体管m3的栅极与上拉节点pu电连接，第一极与第二电压信号端v2电连接，第二极与第一下拉节点pd1电连接。

第四晶体管m4的栅极与输入信号端input电连接，第一极与第二电压信号端v2电连接，第二极与第一下拉节点pd1电连接。

第五晶体管m5的栅极与第一下拉节点pd1电连接，第一极与第二电压信号端v2电连接，第二极与上拉节点pu电连接。

第六晶体管m6的栅极与上拉节点pu电连接，第一极与时钟信号端clk电连接，第二极与第一输出信号端out1电连接。

第七晶体管m7的栅极与第一下拉节点pd1电连接，第一极与第三电压信号端v3电连接，第二极与第一输出信号端out1电连接。

第八晶体管m8的栅极与第一复位信号端reset电连接，第一极与第二电压信号端v2电连接，第二极与上拉节点pu电连接。

第九晶体管m9的栅极与上拉节点pu电连接，第一极与时钟信号端clk电连接，第二极与第二输出信号端out2电连接。

第十晶体管m10的栅极与第一下拉节点pd1电连接，第一极与第二电压信号端v2电连接，第二极与第二输出信号端out2连接。

第十一晶体管m11的栅极与第二复位信号端trst电连接，第一极与第二电压信号端v2电连接，第二极与上拉节点pu电连接。

第十二晶体管m12的栅极和第一极与第四电压信号端v4电连接，第二极与第二下拉节点pd2电连接。

第十三晶体管m13的栅极与上拉节点pu电连接，第一极与第二电压信号端v2电连接，第二极与第二下拉节点pd2电连接。

第十四晶体管m14的栅极与输入信号端input电连接，第一极与第二电压信号端v2电连接，第二极与第二下拉节点pd2电连接。

第十五晶体管m15的栅极与第二下拉节点pd2电连接，第一极与第二电压信号端v2电连接，第二极与上拉节点pu电连接。

第十六晶体管m16的栅极与第二下拉节点pd2电连接，第一极与第三电压信号端v3电连接，第二极与第一输出信号端out1电连接。

第十七晶体管m17的栅极与第二下拉节点pd2电连接，第一极与第二电压信号端v2电连接，第二极与第二输出信号端out2电连接。

电容c的一端与第十六晶体管m16的栅极电连接，另一端与第十六晶体管m16的第二极电连接。

示例的，第一晶体管m1至第十七晶体管m17例如均为n型薄膜晶体管或均为p型薄膜晶体管。

可选的，第一晶体管m1至第十七晶体管m17例如均为n型薄膜晶体管，在各薄膜晶体管的栅极为高电平信号时开启。

其中，第一晶体管m1、第三晶体管m3、第十三晶体管m13的选择标准与显示面板的负载和电压相关。

如图10所示，相关技术中的移位寄存器1包括晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8、晶体管t9、晶体管t10、晶体管t11、晶体管t12、晶体管t13、晶体管t14、晶体管t15、晶体管t16、晶体管t17、晶体管t18、晶体管t19。

在该相关技术中，在降噪子电路11中还包括晶体管t18和晶体管t19。所以，降噪子电路11在向第一下拉节点pd1充电的过程中，由于需要经过晶体管t2和晶体管t18，或者，需要经过晶体管t12和晶体管t19，导致对第一下拉节点pd1的充电速度较本申请中直接通过第二晶体管m2或第十二晶体管m12对第一下拉节点pd1的充电速度较慢，也就是说相关技术中，第一下拉节点pd1和第二下拉节点pd2的充电速度较慢、充电能力较低，第一下拉节点pd1和第二下拉节点pd2的充电能力较低虽然有利于使得上拉节点pu的预充电能力较高，但是会导致显示面板2在高温下出现显示异常的问题。

而在本申请提供的移位寄存器1中，首先，去除了相关技术中的晶体管t8、晶体管t19、晶体管t3和晶体管13，第一电压信号和第四电压信号经过的晶体管数量较少，对第一下拉节点pd1和第二下拉节点pd2的充电速度较快，因此可以提高第一下拉节点pd1和第二下拉节点pd2的充电能力，从而改善显示面板2在高温下出现的显示异常。其次，增加了第四晶体管m4和第十四晶体管m14，在上拉节点pu开始充电时，便拉低第一下拉节点pd1或第二下拉节点pd2的电位，相较于相关技术中，只有等上拉节点pu充至高电平，才能通过晶体管t3、晶体管t4和晶体管t18拉低第一下拉节点pd1的电位，或者通过晶体管t13、晶体管t14和晶体管t19拉低第二下拉节点pd2的电位，本申请中直接通过输入信号的控制拉低第一下拉节点pd1和第二下拉节点pd2电位，从而消除了上拉节点pu和第一下拉节点pd1、第二下拉节点pd2之间的竞争关系，因此可以提高上拉节点pu的预充电能力，改善移位寄存器1在低温下启动性能较差的问题。最后，本申请中移位寄存器1中晶体管的数量较少，有利减小移位寄存器1的面积，从而而有利于进一步降低显示面板2的边框宽度，实现窄边框化。

本申请经测试发现，图10中的19t1c的移位寄存器在高温下的使用寿命和本申请提供的如图9d中所示的17t1c的移位寄存器的使用寿命对比如下表：

表1

上表中的数据是通过模拟计算得出的，仅为示例，用于说明本申请中移位寄存器1的使用寿命较相关技术中的较长，而对比相关技术中移位寄存器的使用寿命与本申请中移位寄存器的使用寿命例如还可以通过将使用相关技术中移位寄存器的显示装置和使用本申请中移位寄存器1的显示装置放置在相同的高温环境中，进行老化测试获得试验结果，而本申请对移位寄存器1的使用寿命和测试方法并不因此而限定。

如图11所示，本发明实施例还提供一种移位寄存器1的控制方法，包括：

s1、针对图6所示的结构结合图12所示，在第一阶段，向输入信号端input提供高电平作为输入信号，输入子电路10将输入信号传输至上拉节点pu，以拉高上拉节点pu的电位至a电位；降噪子电路11在输入信号端input的控制下将第一下拉节点pd1的电位拉低，以及在上拉节点pu的控制下将第一下拉节点pd1的电位拉低；输出子电路13在上拉节点pu的控制下，将时钟信号端clk提供的时钟信号传输至第一输出信号端out1。

在第一阶段t1，输入信号为高电平，第一晶体管m1和第四晶体管m4开启。第一电压信号为高电平，第二晶体管m2开启。

其中，第一晶体管m1向上拉节点pu充电，将上拉节点pu的电位拉高至a电位；第二晶体管m2向第一下拉节点pd1充电；第四晶体管m4将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1，拉低第一下拉节点pd1的电位，使得第一下拉节点pd1的电位为低电位。

当上拉节点pu的电位为a的电位时，第三晶体管m3和第六晶体管m6开启，电容c开始充电，其中第三晶体管m3将将第二电压信号端v2提供的第二电压信号传输至第一下拉节点pd1，拉低第一下拉节点pd1的电位，第六晶体管m6将时钟信号端clk提供的低电平的时钟信号传输至第一输出信号端out1，第一输出信号端out1输出低电平信号。

s2、在第二阶段，降噪子电路11在上拉节点pu的控制下将第一下拉节点pd1的电位拉低；输出子电路13在上拉节点pu的控制下，将时钟信号端clk提供的时钟信号传输至第一输出信号端out1。

在t2阶段，输入信号为低电平，第一晶体管m1和第四晶体管m4关闭，上拉节点pu悬浮，此时(t2阶段开始时刻)电位为a电位，第六晶体管m6保持开启状态，且由于时钟信号为高电平和电容c的自举作用，上拉节点pu的电位将由a电位升至b电位，第六晶体管m6将高电平的时钟信号传输至第一输出信号端out1，第一输出信号端out1输出高电平信号。

上拉节点pu的电位为高电平，第三晶体管m3保持开启状态，继续拉低第一下拉节点pd1的电位。

s3、在第三阶段，放电子电路12在第一下拉节点pd1的控制下，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，拉低上拉节点pu的电位，输出子电路13在第一下拉节点pd1的控制下，将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1。

在t3阶段，第一复位信号端reset为高电平，第八晶体管m8开启，对上拉节点pu复位，拉低上拉节点pu的电位，第三晶体管m3和第六晶体管m6关闭。

第二晶体管m2保持开启状态，向第一下拉节点pd1充电，第一下拉节点pd1的电位变为高电平，第五晶体管m5和第七晶体管m7开启；其中第五晶体管m5将第二电压信号传输至上拉节点pu的电位，继续拉低上拉节点pu的电位，避免外界异常电压影响上拉节点pu的电位，导致第六晶体管m6被误开启。第七晶体管m7开启将第三电压信号端v3提供的第三电压信号传输至第一输出信号端out1，第一输出信号端out1输出第电平信号。在t3阶段，时钟信号为低电平。

在t3阶段之后的t4阶段，时钟信号既有高电平，也有低电平，而由于第五晶体开启，能够保证上拉节点pu为低电位，第六晶体管m6始终不会被开启，第一输出信号端out1输出第三电压信号端v3提供的低电平的第三电压信号，该阶段也称保持阶段。

在t4阶段之后的t5阶段，针对图8a所示的结构，结合图12所示，第二复位信号端trst提供的第二复位信号为高电平，第二复位信号端trst控制第十一晶体管m11开启，将第二电压信号端v2提供的第二电压信号传输至上拉节点pu，对上拉节点pu复位，避免外界异常电压导致上拉节点pu的电位异常，从而导致第六晶体管m6开启，致使第一输出信号端out1输出的第一输出信号发生异常。

需要说明的是，在本申请的说明书附图中，导线与导线交叉相连的节点均标识有实心的圆点，未标识圆点的导线交叉处，表示导线之间并未连接。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。