阵列基板以及显示面板的制作方法

本申请涉及显示技术领域，具体涉及一种阵列基板以及显示面板。

背景技术：

阵列基板栅极驱动技术(gatedriveronarray，简称goa)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示面板所使用。

在现有的goa电路中，各级goa单元中的输出晶体管用于根据相应的时钟信号输出扫描信号，由于时钟信号在时钟信号总线中存在传输损耗，会造成输出波形的阻容延迟，使得扫描信号形成上升沿和下降沿，并且各级级联设置的goa单元输出的扫描信号的上升时间以及下降时间不一致，进而导致显示面板充电不均一。

技术实现要素：

本申请提供一种阵列基板以及显示面板，以解决现有技术中各级级联的goa单元输出的扫描信号的上升时间以及下降时间不一致，进而导致显示面板充电不均一的技术问题。

本申请提供一种阵列基板，其包括：多级级联设置的goa单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述多级级联设置的goa单元电性连接；

每一级所述goa单元均包括一第一输出晶体管，所述第一输出晶体管的源极与相应所述时钟信号总线连接，所述第一输出晶体管的漏极与相应所述goa单元的扫描信号输出端电性连接；其中，

在所述多级级联设置的goa单元中，多个所述第一输出晶体管的尺寸沿着预设方向增大，所述预设方向为任一所述时钟信号总线上的信号传递方向。

在本申请提供的阵列基板中，多个所述第一输出晶体管的尺寸沿着所述预设方向依次增大。

在本申请提供的阵列基板中，所述阵列基板包括多个沿列方向排布的第一goa单元区域；每个所述第一goa单元区域均包括至少一所述goa单元；

其中，每一所述第一goa单元区域内的所述第一输出晶体管的尺寸相同。

在本申请提供的阵列基板中，每一所述时钟信号总线的宽度沿着所述预设方向减小。

在本申请提供的阵列基板中，所述多条时钟信号总线沿行方向依次排布；其中，

在所述行方向上，靠近所述多级级联设置的goa单元的所述时钟信号总线的宽度小于远离所述多级级联设置的goa单元的所述时钟信号总线的宽度。

在本申请提供的阵列基板中，所述阵列基板还包括多条时钟信号连接走线，每一级所述goa单元均通过相应所述时钟信号连接走线与相应所述时钟信号总线连接；

所述阵列基板包括多个沿列方向排布的第二goa单元区域，每一所述第二goa单元区域均包括多个goa单元，所述多个goa单元与所述多条时钟信号总线一一对应连接；其中，

在任一所述第二goa单元区域中，所述时钟信号连接走线的宽度各不相同。

在本申请提供的阵列基板中，在所述多级级联设置的goa单元中，连接同一所述时钟信号总线的所述goa单元对应的所述时钟信号连接走线的宽度相同。

在本申请提供的阵列基板中，每一级所述goa单元还均包括一第二输出晶体管；所述第二输出晶体管的源极与相应所述时钟信号总线连接，所述第二输出晶体管的漏极与相应所述goa单元的级联信号输出端电性连接；其中，

在所述多级级联设置的goa单元中，多个所述第二输出晶体管的尺寸沿着所述预设方向增大。

在本申请提供的阵列基板中，所述第一输出晶体管和所述第二输出晶体管均为低温多晶硅薄膜晶体管或氧化物半导体薄膜晶体管。

相应的，本申请还提供一种显示面板，所述显示面板包括以上任意一项所述的阵列基板。

本申请提供一种阵列基板以及显示面板，该阵列基板包括多级级联设置的goa单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述goa单元电性连接，其中，每一级goa单元均包括一第一输出晶体管，在时钟信号总线中的信号传递方向上，通过将多个第一输出晶体管的尺寸增大，可以降低各级级联设置的goa单元输出的扫描信号之间的差异，进而提高显示面板的充电均一性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的阵列基板的第一结构示意图；

图2是本申请提供的阵列基板的第二结构示意图；

图3是本申请提供的goa单元的电路结构示意图；

图4是本申请提供的扫描信号的波形图；

图5是本申请提供的阵列基板的第三结构示意图；

图6是本申请提供的阵列基板的第四结构示意图；

图7是本申请提供的阵列基板的第五结构示意图；

图8是本申请提供的阵列基板的第六结构示意图；

图9是本申请提供的阵列基板的第七结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。

请参阅图1，图1是本申请提供的阵列基板100的第一结构示意图。如图1所示，该阵列基板100具有显示区域101以及集成设置在显示区域101边缘上的goa电路102。需要说明的是，本申请实施例提供的阵列基板100均以goa电路102设置在显示区域101一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。比如，在一些实施例中，也可根据实际需求采用双侧驱动或其他驱动方式。

此外，本申请以下各实施例均以8个时钟信号ck1-ck8为例进行介绍，但本申请的原理同样适用于2ck、4ck、6ck等多ck信号的goa电路。因此不能理解为对本申请的限定。

具体的，请参阅图2和图3，图2是本申请提供的阵列基板的第二结构示意图，图3是本申请提供的goa单元的结构示意图。如图2和图3所示，阵列基板包括：多级级联设置的goa单元10以及多条时钟信号总线20；多条时钟信号走线20与相应多级级联设置的goa单元10电性连接；每一级goa单元10均包括一第一输出晶体管t1；第一输出晶体管t1的源极与相应时钟信号总线20连接；第一输出晶体管t1的漏极与相应goa单元10的扫描信号输出端g(n)电性连接；其中，在多级级联设置的goa单元10中，多个第一输出晶体管t1的尺寸沿着预设方向a增大；预设方向a为任一时钟信号总线20上的信号传递方向。

需要说明的是，由于每级goa单元10均具有较为复杂的电路结构，为了体现多级级联设置的goa单元10中第一输出晶体管t1的尺寸大小，本申请实施例均以每级goa单元10的尺寸大小表示第一输出晶体管t1的大小。

请参阅图4，图4是本申请提供的扫描信号的波形图。如图4所示，在理想状态下，各级goa单元10输出的扫描信号均为方波信号，其上升时间tr以及下降时间tf均为零。但是，由于时钟信号在时钟信号总线20上存在传输损耗，会造成输出波形的阻容延迟，使得各级goa单元输出的扫描信号的上升时间tr以及下降时间tf之间差异较大，会导致显示面板充电不均一。其中，上升时间tr是指信号从脉冲峰值幅度的10％上升到90％所经历的时间间隔；下降时间tf是指信号从脉冲峰值幅度的90％下降到10％所经历的时间间隔。

由于第一输出晶体管t21的尺寸越大，其导通性能越好，进而输出的扫描信号的上升时间tr和下降时间tf越小。因此，在预设方向a上，本申请实施例通过将多级级联设置的goa单元10中的多个第一输出晶体管t1的尺寸增大，可以补偿时钟信号在时钟信号总线20上的传输损耗，进而降低各级级联设置的goa单元10输出的扫描信号之间的差异。

在本申请一实施例中，请继续参阅图2，多个第一输出晶体管t1的尺寸沿着预设方向a依次增大。

本申请实施例通过对每一级goa单元10中的第一输出晶体管t1的尺寸进行调整，从而对每一级goa单元10对应的时钟信号损耗进行补偿，降低多级级联设置的goa单元10输出的扫描信号之间的差异。

在本申请另一实施例中，请参阅图5，图5是本申请提供的阵列基板的第三结构示意图。与图2所示的阵列基板的不同之处在于，本申请实施例提供的阵列基板包括多个沿列方向y排布的第一goa单元区域11，每个第一goa单元区域11均包括至少一goa单元10。其中，每一第一goa单元区域11内的第一输出晶体管t21的尺寸相同。

可以理解的是，对于分辨率较高的显示面板，多级级联设置的goa单元10的级数较多，若每一级goa单元的第一输出晶体管t1的尺寸在预设方向a上均不相同，则制程工艺较复杂。本申请实施例通过设置多个沿列方向y排布的第一goa单元区域11，使得每一第一goa单元区域11内的第一输出晶体管t21的尺寸相同，在减小多级级联设置的goa单元10输出的扫描信号之间的差异的同时，可以简化生产工艺，节约成本。

进一步的，每一第一goa单元区域11可以包括相同数量的goa单元10，进一步降低工艺制程的难度。当然，每一第一goa单元区域11也可以包括不同数量的goa单元10，具体可根据时钟信号在时钟信号总线20中的实际传输损耗进行设置。

请参阅图6，图6是本申请提供的阵列基板的第四结构示意图。与图2所示的阵列基板的不同之处在于，在本申请实施例中，每一时钟信号总线20的宽度沿着预设方向a减小。

具体的，在预设方向a上，通过将多个第一输出晶体管t1的尺寸增大，可以降低各级级联设置的goa单元10输出的扫描信号之间的差异。同时，在预设方向a上，由于多个第一输出晶体管10的尺寸不同，阵列基板上的相应位置处空置的空间不同。在预设方向a上，可以利用该空置空间，相应的增大每一时钟信号总线20的宽度。

可以理解的是，本行扫描信号的下降时间tf的大小直接影响了相应行像素的关态速度，理想情况下，在本行数据信号结束之后，扫描信号需要立即进入关态电平。但是，由于下降时间tf的存在，本行扫描信号并不能立即进入关态，而此时如果下一行的数据信号已经到达，则会引起相应行像素错充下一行的数据信号。

因此，本申请实施例在减小多级级联设置的goa单元10输出的扫描信号之间的差异的同时，利用减小第一输出晶体管t1尺寸而空置的空间增加时钟信号总线20的宽度，减小时钟信号总线20的rcdelay(阻容延迟)，从而减小时钟信号在时钟信号总线20中的传输损耗，总体上降低各级级联设置的goa单元输出的扫描信号的上升时间tr和下降时间tf，从而避免显示面板出现错充的情况。

进一步的，在本申请实施例提供的阵列基板中，阵列基板还包括多条时钟信号连接走线30，每一级goa单元10通过相应时钟信号连接走线30与相应时钟信号总线20连接。

请参阅图7，图7是本申请提供的阵列基板的第五结构示意图。与图2所示的阵列基板的不同之处在于，在本申请实施例中，多条时钟信号总线20沿行方向x依次排布。其中，在行方向x上，靠近多级级联设置的goa单元10的时钟信号总线20的宽度小于远离多级级联设置的goa单元10的时钟信号总线20的宽度。

可以理解的是，由于每一级goa单元10均需要通过相应时钟信号连接走线30与相应时钟信号总线20连接，则远离多级级联设置的goa单元10的时钟信号总线20与相应goa单元10之间的时钟信号连接走线30的长度较长，rcdelay较大；靠近多级级联设置的goa单元10的时钟信号总线20与相应goa单元10之间的时钟信号连接走线30的长度较端，rcdelay较小。

因此，在行方向x上，通过减小靠近多级级联设置的goa单元10的时钟信号总线20的宽度，或者增大远离多级级联设置的goa单元10的时钟信号总线20的宽度，可以对每一级goa单元10对应的时钟信号连接走线30造成的信号传输损耗进行补偿，进一步降低多级级联设置的goa单元10输出的扫描信号之间的差异。

在一些实施例中，阵列基板包括多个沿列方向y排布的第二goa单元区域12。每一第二goa单元区域12均包括多个goa单元10。多个goa单元10与多条时钟信号总线20一一对应；其中，在任一第二goa单元区域12中，时钟信号连接走线30的宽度各不相同。

具体的，请参阅图8，图8是本申请提供的阵列基板的第六结构示意图。如图8所示，在预设方向a上，每一第二goa单元区域12中的时钟信号连接走线30的宽度逐渐变大。

可以理解的是，在预设方向a上，时钟信号在时钟信号总线20上的传输损耗逐渐增大。由于每级goa单元10需要通过相应时钟信号连接走线30与相应的时钟信号总线10电性连接，在预设方向a上，通过增大时钟信号走线30的宽度，可以减小时钟信号连接走线30的rcdelay，从而对时钟信号在时钟信号总线20中的传输损耗进行补偿，进一步降低各级级联设置的goa单元10输出的扫描信号之间的差异。

进一步的，请参阅图9，图9是本申请提供的阵列基板的第七结构示意图。如图9所示，在多级级联设置的goa单元10中，连接同一时钟信号总线20的goa单元10对应的时钟信号连接走线30的宽度相同。

具体的，在预设方向a上，当通过调整多个第一输出晶体管t1的尺寸，使得各级级联设置的goa单元t1输出的扫描信号相同时，由于每8个goa单元10为一组，因此，使连接同一时钟信号总线20的goa单元10对应的时钟信号连接走线30的宽度相同，可以进一步保证各级级联设置的goa单元10输出的扫描信号之间的一致性。

请继续参阅图3，在本申请提供的阵列基板中，每一级goa单元10还包括一第二输出晶体管t2。第二输出晶体管t2的源极与相应时钟信号总线20连接。第二输出晶体管t2的漏极与相应goa单元的级联信号输出端st(n)电性连接。其中，在多级级联设置的goa单元10中，多个第二输出晶体管t2的尺寸沿着预设方向a增大，可以降低各级级联设置的goa单元输出的级联信号之间的差异，从而提高多级级联设置的goa单元10的工作稳定性。此外，利用减小第二输出晶体管t2的尺寸而空置的空间，可以对第一输出晶体管t1的尺寸进行更灵活的调控。

此外，每一级goa单元10均包括上拉控制模块101、上拉模块102、下拉模块103、下拉维持模块104以及自举电容cb。

上拉控制模块101接入上一级级传信号st(n-4)以及上一级扫描信号g(n-4)，并电性连接于第一节点q(n)，用于在上一级级传信号st(n-4)及上一级扫描信号g(n-4)的控制下上拉第一节点q(n)的电位。

上拉模块102电性连接于第一节点q(n)、相应时钟信号总线20以及扫描信号输出端g(n)，用于在第一节点q(n)的电位控制下输出本级级传信号和本级扫描信号。

下拉模块103接入下一级级传信号g(n+4)、第一参考低电平信号vssq以及第二参考低电平信号vssg，并电性连接于第一节点q(n)和扫描信号输出端g(n)，用于根据下一级扫描信号g(n+4)、第一参考低电平信号vssq以及第二参考低电平信号vssg下拉第一节点q(n)和扫描信号输出端g(n)的电位。

下拉维持模块104接入第一参考低电平信号vssq以及第二参考低电平信号vssg，并电性连接于第一节点q(n)和扫描信号输出端g(n)，用于继续维持第一节点q(n)以及扫描信号输出端g(n)的电位。

自举电容cb的一端电性连接于第一节点q(n)。自举电容cb的另一端电性连接于扫描信号输出端g(n)。

具体的，上拉模块102至少包括一第一输出晶体管t1。第一输出晶体管t1的源极与相应时钟信号总线20连接。第一输出晶体管t1的漏极与相应goa单元10的扫描信号输出端电性g(n)连接。第一输出晶体管t1用于根据相应的时钟信号输出扫描信号。在预设方向a上，可以通过改变第一输出晶体管t1的尺寸调整各级级联设置的goa单元10输出的扫描信号的上升时间tr以及下降时间tf。

进一步的，上拉控制模块101、上拉模块102、下拉模块103以及下拉维持模块104的具体电路结构可根据实际需求进行设置，本申请对此不作限定。并且以上对goa单元10的具体电路结构的说明仅为理解本申请的技术方案，不能理解为对本申请的限制。

需要说明的是，本申请所有实施例中采用的第一输出晶体管t1和第二输出晶体管t2可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括p型晶体管和/或n型晶体管两种，其中，p型晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

此外，在本申请实施例中，第一输出晶体管t1和第二输出晶体管t2可以是低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。具体可根据实际需求进行设置，本申请实施例对此不作限定。

相应的，本申请还提供一种显示面板，该显示面板包括以上各实施例所述的阵列基板，在此不再赘述。该显示面板可以是但不限于液晶显示面板或者oled(organiclight-emittingdiode，有机发光半导体)显示面板。

本申请提供一种显示面板，该显示面板中的阵列基板包括多级级联设置的goa单元以及多条时钟信号总线，该多条时钟信号走线与相应多级级联设置的goa单元电性连接，其中，每一级goa单元均包括一第一输出晶体管，在沿着时钟信号总线上的信号传递方向上，通过将多个第一输出晶体管的尺寸增大，可以降低各级级联设置的goa单元输出的扫描信号之间的差异，进而提高显示面板的充电均一性。

以上对本申请实施例提供的阵列基板以及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。