时序控制器及其操作方法与流程

本申请是申请日为2019年1月30日、申请号为201910091407.2、发明名称为“时序控制器及其操作方法”的发明专利申请的分案申请。

本发明涉及一种显示装置，且特别涉及一种时序控制器及其操作方法。

背景技术：

当移动电话(或是其他射频装置)靠近显示装置时，射频噪声(rfnoise)可能会造成显示装置的显示画面出现异常。发生异常的原因之一是，移动电话的射频噪声可能会干扰了时序控制器与源极驱动电路之间的数据信号的传输。

图1是说明移动电话110靠近显示装置120的情境示意图。时序控制器121经由传输线将数据信号传输给源极驱动电路122，而源极驱动电路122依照数据信号来驱动显示面板以显示图像。当移动电话110靠近显示装置120时，移动电话110的射频噪声111可能会干扰了时序控制器121与源极驱动电路122之间的数据信号的传输。当在数据信号中的射频噪声的能量足够大时，源极驱动电路122可能无法正确锁存数据信号。

图2是说明图1所示源极驱动电路122所接收到的信号遭受射频噪声干扰的情境示意图。图2是横轴表示时间。图2所示rx表示源极驱动电路122所接收到的数据信号和/或是输出时钟，而cdr_clk表示在源极驱动电路122内部的时钟数据恢复(clockdatarecovery，简称cdr)电路的时钟信号。如同图2左半部所示，在射频噪声111尚未发生时，源极驱动电路122内部的cdr电路可以正确锁定(lock)数据信号rx，亦即数据信号rx的相位可以符合时钟信号cdr_clk的相位。在射频噪声111发生时，射频噪声111会干扰数据信号rx，致使数据信号rx的相位不符合时钟信号cdr_clk的相位。亦即，源极驱动电路122内部的cdr电路可能对数据信号脱锁(lossoflock)。当源极驱动电路122无法正确锁定数据信号rx时，显示装置120的显示面板当然无法显示正确图像。

技术实现要素：

本发明提供一种时序控制器及其操作方法，以依照源极驱动电路所反馈的锁信号来动态调整数据信号的摆幅(swing)。

本发明的实施例提供一种时序控制器。所述时序控制器包括传送器电路以及控制电路。传送器电路被配置为传送数据信号至源极驱动电路。控制电路被配置为调整数据信号的摆幅。其中，在控制电路操作在正常模式的情况下，当检测到数据信号的质量变差时，控制电路被配置为结束正常模式以及进入摆幅调升(swingboost)模式。在摆幅调升模式中，控制电路被配置为将数据信号的摆幅调升至高于在该正常模式下该数据信号的正常电平。

本发明的实施例提供一种时序控制器。所述时序控制器包括传送器电路以及控制电路。传送器电路被配置为传送数据信号至源极驱动电路。控制电路被配置为调整数据信号的摆幅。在控制电路操作在第一模式的情况下，控制电路被配置为根据从源极驱动电路接收到的锁信号来决定是否结束第一模式以及进入第二模式。在第二模式中，控制电路被配置为将数据信号的摆幅控制为不同于第一电平的第二电平。

本发明的实施例提供一种时序控制器的操作方法。所述操作方法包括：传送数据信号至源极驱动电路；判断是否检测到数据信号的质量；以及根据该判断的结果控制时序控制器的操作模式。其中，在时序控制器操作在正常模式的情况下，“根据判断的结果控制时序控制器的操作模式”包括：当数据信号的质量变差时，结束正常模式以进入摆幅调升模式。其中在摆幅调升模式中的操作包括，将数据信号的摆幅调升至高于在该正常模式下该数据信号的正常电平。

本发明的实施例提供一种时序控制器的操作方法。所述操作方法包括：传送数据信号至源极驱动电路；以及调整数据信号的摆幅。在控制电路操作在第一模式的情况下，根据从源极驱动电路接收到的锁信号来决定是否结束第一模式以及进入第二模式，其中在第一模式下控制电路被配置为将数据信号的摆幅控制为第一电平。在第二模式中，将数据信号的摆幅控制为不同于第一电平的第二电平。

基于上述，本发明诸实施例所述时序控制器及其操作方法可以依照源极驱动电路所反馈的锁信号来决定操作在正常模式、摆幅调升模式或是其他模式。在正常模式中，控制电路控制传送器电路以正常电平(正常摆幅)传送数据信号给源极驱动电路。在摆幅调升模式中，控制电路控制传送器电路以高电平(经调升的摆幅)传送数据信号给源极驱动电路。因此，所述时序控制器可以依照源极驱动电路所反馈的锁信号来动态调整数据信号的摆幅。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是说明移动电话靠近显示装置的情境示意图。

图2是说明图1所示源极驱动电路所接收到的信号遭受射频噪声干扰的情境示意图。

图3是依照本发明的一实施例所绘示的一种显示装置的电路方块(circuitblock)示意图。

图4是依照本发明的一实施例说明图3所示时序控制器与源极驱动电路的电路方块示意图。

图5是依照本发明的一实施例所绘示的状态示意图。

图6是依照本发明的一实施例所绘示一种时序控制器的操作方法的流程示意图。

图7是依照本发明的一实施例说明数据信号的摆幅从正常电平调升至高电平的示意图。

图8是依照本发明的另一实施例所绘示的状态示意图。

图9是依照本发明的一实施例说明图4所示时序控制器的信号时序示意图。

图10是依照本发明的另一实施例说明图4所示时序控制器的信号时序示意图。

图11是依照本发明的又一实施例说明图4所示时序控制器的信号时序示意图。

图12是依照本发明的再一实施例说明图4所示时序控制器的信号时序示意图。

图13是依照本发明的更一实施例说明图4所示时序控制器的信号时序示意图。

图14是依照本发明的还一实施例说明图4所示时序控制器的信号时序示意图。

【符号说明】

40：数据信号

110：移动电话

111：射频噪声

120：显示装置

121：时序控制器

122：源极驱动电路

300：显示装置

321、322、323、324：源极驱动电路

330：显示面板

400：时序控制器

401：时钟数据恢复(cdr)电路

402：数字电路

403：驱动电路

410：传送器电路

420：控制电路

cdr_clk：时钟信号

clk：时钟

d1：数据

d2：数据信号

dd：显示数据

lk：锁信号

m520：时钟训练模式

m530：正常模式

m540：摆幅调升模式

m550：摆幅复原模式

p1：避噪期间

rx：数据信号

s610～s680：步骤

t1～t9：时间

vb：垂直空白期间

具体实施方式

在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图3是依照本发明的一实施例所绘示的一种显示装置300的电路方块(circuitblock)示意图。显示装置300包括一个时序控制器400、多个源极驱动电路(例如图3所示321、322、323与324)以及一个显示面板330。图3绘示了4个源极驱动电路321～324，无论如何，源极驱动电路的数量是依照设计需求来决定的。时序控制器400经由传输线将数据信号传输给源极驱动电路321～324，而源极驱动电路321～324依照数据信号来驱动显示面板330以显示图像。

源极驱动电路321～324内部的时钟数据恢复(clockdatarecovery，简称cdr)电路接收来自于时序控制器400的数据信号。源极驱动电路321～324内部的cdr电路可以从时序控制器400所提供的数据信号解析出时钟以及数据。在射频(radiofrequency，rf)噪声尚未发生时，或者射频噪声的能量尚不足以干扰数据信号时，源极驱动电路321～324内部的cdr电路可以正确锁定(lock)时序控制器400所提供的数据信号。此时，源极驱动电路321～324内部的cdr电路可以藉由锁信号lk将表示“已正确锁定数据信号”的信息反馈给时序控制器400。

在射频噪声发生时，或者射频噪声的能量足以干扰数据信号时，源极驱动电路321～324内部的cdr电路可能无法正确锁定时序控制器400所提供的数据信号。当源极驱动电路321～324无法正确锁定数据信号时，显示装置300的显示面板330当然无法显示正确图像。因此，当源极驱动电路321～324内部的cdr电路无法正确锁定时序控制器400所提供的数据信号时，源极驱动电路321～324内部的cdr电路可以藉由锁信号lk将表示“数据信号已经脱锁(lossoflock)”的信息反馈给时序控制器400。

图4是依照本发明的一实施例说明图3所示时序控制器400与源极驱动电路321的电路方块示意图。图4绘示了源极驱动电路321，而其他源极驱动电路(例如图3所示源极驱动电路322～324)可以参照源极驱动电路321的相关说明来类推，故不再赘述。在图4所示实施例中，时序控制器400包括传送器电路410以及控制电路420。依照设计需求，时序控制器400可以包括锁相回路(phase-lockedloop，pll)、并行转串行(paralleltoserial)电路、编码器电路、输出缓冲器和/或是其他电路/元件。在一些实施例中，传送器电路410可以是已知的传送器电路或是其他传送器。传送器电路410可以传送数据信号40至源极驱动电路321。控制电路420可以控制传送器电路410，以调整数据信号40的摆幅(swing)。

在图4所示实施例中，源极驱动电路321包括时钟数据恢复(cdr)电路401、数字电路402以及驱动电路403。cdr电路401可以从时序控制器400所提供的数据信号40解析出时钟clk以及数据d1。在一些实施例中，cdr电路401可以是已知的cdr电路或是其他cdr电路。数字电路402可以处理数据d1，以产生经处理后的数据信号d2，例如像素数据。依照设计需求，数字电路402可以包括解码器电路、串行转并行(serialtoparallel)电路和/或是其他电路/元件。在一些实施例中，数字电路402可以已知的数字电路。驱动电路403可以依据时钟信号clk以及数据信号d2来驱动显示面板330。依照设计需求，驱动电路403可以包括移位寄存器(shiftregister)、数据寄存器(dataregister)、电位偏移器(levelshifter)、数字/模拟转换器(digital-to-analogconverter，dac)以及输出缓冲器(outputbuffer)。在一些实施例中，驱动电路403可以是已知的驱动电路或是其他驱动电路。

在射频噪声111尚未发生时，或者射频噪声111的能量尚不足以干扰数据信号40时，cdr电路401可以正确锁定(lock)时序控制器400所提供的数据信号。此时，cdr电路401可以藉由锁信号lk将表示“已正确锁定数据信号”的信息反馈给时序控制器400的控制电路420。当移动电话靠近显示装置300时，移动电话的射频噪声111可能会干扰了时序控制器400与源极驱动电路321之间的数据信号40的传输。当在数据信号40中的射频噪声的能量足够大时，cdr电路401可能无法正确锁定数据信号40。当cdr电路401无法正确锁定数据信号40时，cdr电路401可以藉由锁信号lk将表示“数据信号已经脱锁”的信息反馈给时序控制器400。

图5是依照本发明的一实施例所绘示的状态示意图。在图5所示实施例中，具有高逻辑电平h的锁信号lk被定义为“已正确锁定数据信号”，而具有低逻辑电平l的锁信号lk被定义为“数据信号已经脱锁”。无论如何，在其他实施例中，具有高逻辑电平h的锁信号lk可能表示“数据信号已经脱锁”，而具有低逻辑电平l的锁信号lk可能表示“已正确锁定数据信号”。

请参照图4与图5。在显示装置300上电(poweron)后，控制电路420会进入时钟训练(clocktraining)模式m520。在时钟训练模式m520中，控制电路420控制传送器电路410，以将时钟训练数据串作为数据信号40传送给源极驱动电路。本实施例并不限制时序控制器400在时钟训练模式m520中的操作细节。举例来说，时钟训练模式m520的操作细节可以是已知的时钟训练操作或是其他操作。此时，cdr电路401可以对时序控制器400所提供的时钟训练数据串进行锁频操作和/或是锁相操作。

当cdr电路401可以正确锁定时序控制器400所提供的时钟训练数据串时，cdr电路401可以将锁信号lk上拉至高逻辑电平h，以表示“已正确锁定数据信号”。在控制电路420操作在时钟训练模式m520的情况下，当源极驱动电路321所反馈的锁信号lk被上拉至高逻辑电平h(表示对数据信号40锁定)时，控制电路420结束时钟训练模式m520以进入正常模式m530。在正常模式m530中，控制电路420控制传送器电路410以正常电平(正常摆幅)传送数据信号40给源极驱动电路321。

图6是依照本发明的一实施例所绘示一种时序控制器的操作方法的流程示意图。请参照图4、图5与图6。在控制电路420操作在正常模式m530的情况下，控制电路420控制传送器电路410以正常电平(正常摆幅)传送数据信号40给源极驱动电路321(步骤s610)。控制电路420在步骤s620中判断锁信号lk的逻辑电平。当锁信号lk保持在高逻辑电平h时，亦即cdr电路401对数据信号40没有脱锁(步骤s620判断为“否”)，控制电路420保持在正常模式m530中，而传送器电路410以正常电平(正常摆幅)传送数据信号40给源极驱动电路321(步骤s610)。

当移动电话靠近显示装置300时，移动电话的射频噪声111可能会干扰了时序控制器400与源极驱动电路321之间的数据信号40的传输。当在数据信号40中的射频噪声的能量足够大时，cdr电路401可能无法正确锁定数据信号40。当cdr电路401无法正确锁定数据信号40时，cdr电路401可以将锁信号lk下拉至低逻辑电平l。在控制电路420操作在正常模式m530的情况下，当源极驱动电路321所反馈的锁信号lk为低逻辑电平l时，亦即cdr电路401对数据信号40脱锁(步骤s620判断为“是”)，控制电路420结束正常模式m530以进入摆幅调升(swingboost)模式m540(步骤s630)。在摆幅调升模式m540中，控制电路420控制传送器电路410，以将数据信号40的摆幅从正常电平调升至高电平(步骤s640)。

图7是依照本发明的一实施例说明数据信号40的摆幅从正常电平调升至高电平的示意图。图7的左半部绘示了具有正常电平(正常摆幅)的数据信号40的眼图。图7的右半部绘示了具有高电平(大摆幅)的数据信号40的眼图。在摆幅调升模式m540中，控制电路420控制传送器电路410，以将数据信号40的摆幅从正常电平调升至高电平，如图7所示。“加大摆幅”可以使数据信号40更强健(抗干扰的能力更强)。通常，cdr电路401可以正确锁定经加大摆幅的数据信号40。

请参照图4、图5与图6。在cdr电路401对数据信号40脱锁时，摆幅调升模式m540可以加大数据信号40的摆幅(步骤s640)。然而，经加大摆幅的数据信号40可能会成为电磁干扰(electromagneticinterference，简称emi)或射频干扰的来源。因此，控制电路420在步骤s650中判断锁信号lk的逻辑电平。在控制电路420操作在摆幅调升模式m540的情况下，当锁信号lk被上拉至高逻辑电平h时，亦即cdr电路401对数据信号40没有脱锁(步骤s650判断为“否”)，控制电路420结束摆幅调升模式m540以进入正常模式m530(步骤s660)，而传送器电路410恢复以正常电平(正常摆幅)传送数据信号40给源极驱动电路321(步骤s610)。数据信号40的摆幅的减小可以改善所述emi或射频干扰等问题。

在控制电路420操作在摆幅调升模式m540的情况下，当源极驱动电路321所反馈的锁信号lk依然为低逻辑电平l时，亦即cdr电路401对经加大摆幅的数据信号40依然脱锁(步骤s650判断为“是”)，控制电路420结束摆幅调升模式m540以进入时钟训练模式m520(步骤s670)。在时钟训练模式m520中，控制电路420控制传送器电路410，以由传送器电路410将时钟训练数据串作为数据信号40传送给源极驱动电路321(步骤s680)。

图8是依照本发明的另一实施例所绘示的状态示意图。图8所示时钟训练模式m520、正常模式m530与摆幅调升模式m540可以参照图5的相关说明来类推，故不再赘述。在图8所示实施例中，具有高逻辑电平h的锁信号lk被定义为“已正确锁定数据信号”，而具有低逻辑电平l的锁信号lk被定义为“数据信号已经脱锁”。无论如何，在其他实施例中，具有高逻辑电平h的锁信号lk可能表示“数据信号已经脱锁”，而具有低逻辑电平l的锁信号lk可能表示“已正确锁定数据信号”。

请参照图4与图8。当cdr电路401无法正确锁定数据信号40时，cdr电路401可以将锁信号lk下拉至低逻辑电平l。在控制电路420操作在正常模式m530的情况下，当源极驱动电路321所反馈的锁信号lk为低逻辑电平l时，控制电路420结束正常模式m530以进入摆幅调升模式m540。在摆幅调升模式m540中，控制电路420控制传送器电路410，以将数据信号40的摆幅从正常电平调升至高电平。在控制电路420操作在摆幅调升模式m540的情况下，当源极驱动电路321所反馈的锁信号lk为高逻辑电平h(表示对数据信号40锁定)时，控制电路420持续操作在摆幅调升模式m540，直到进入预先指定的期间。依照设计需求，所述预先指定的期间例如包括垂直空白(verticalblanking)期间或是其他期间。所述预先指定的期间的不同实施范例将在图9至图14中加以说明。在所述预先指定的期间(例如垂直空白期间)中，若锁信号lk依然为高逻辑电平h，则控制电路420结束摆幅调升模式m540以进入摆幅复原模式m550。

在摆幅复原模式m550中，控制电路420控制传送器电路410，以将数据信号40的摆幅从高电平(大摆幅)调降至正常电平(正常摆幅)。在控制电路420操作在摆幅复原模式m550的情况下，当源极驱动电路321所反馈的锁信号lk依然是高逻辑电平h(表示对数据信号40锁定)时，控制电路420结束摆幅复原模式m550以及进入正常模式m530。在控制电路420操作在摆幅复原模式m550的情况下，当源极驱动电路321所反馈的锁信号被下拉至低逻辑电平l(表示对数据信号40脱锁)时，控制电路420结束摆幅复原模式m550以及进入摆幅调升模式m540。

图9是依照本发明的一实施例说明图4所示时序控制器400的信号时序示意图。图9所示横轴表示时间。图9所示vb表示两帧(frame)之间的垂直空白期间。图9所示dd表示显示数据(像素数据串)。图9所示ct表示时钟训练数据串。在图9所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。

请参照图4与图9。射频噪声111发生在图9所示时间t1。射频噪声111将干扰数据信号40。当数据信号40的质量变差时，cdr电路401在图9所示时间t2将锁信号lk下拉至低逻辑电平l。在控制电路420操作在正常模式m530的情况下，当锁信号lk为低逻辑电平l时，控制电路420结束正常模式m530以进入摆幅调升模式m540，使得传送器电路410在图9所示时间t3将数据信号40的摆幅从正常电平(正常摆幅sw1)调升至高电平(大摆幅sw2)。在摆幅调升模式m540的初期中，传送器电路410继续将像素数据串(显示数据dd)作为数据信号40传送至源极驱动电路321。在数据信号40的摆幅被调升至大摆幅sw2后(时间t3后)，cdr电路401因为可以正确锁定经加大摆幅的数据信号40而将锁信号lk上拉至高逻辑电平h。在图9所示实施例中，虽然锁信号lk被上拉至高逻辑电平h，但是控制电路420依然维持在摆幅调升模式m540，直到进入垂直空白期间vb。

在垂直空白期间vb中，基于高逻辑电平h的锁信号lk，控制电路420在时间t4结束摆幅调升模式m540以进入摆幅复原模式m550。在摆幅复原模式m550中，控制电路420控制传送器电路410，以将数据信号40的摆幅从高电平(大摆幅sw2)调降至正常电平(正常摆幅sw1)。在数据信号40的摆幅被调降至正常摆幅sw1后，因为射频噪声111依然存在，致使数据信号40的质量变差(亦即脱锁)。当cdr电路401再一次脱锁时，cdr电路401在图9所示时间t5再一次将锁信号lk下拉至低逻辑电平l。在控制电路420操作在摆幅复原模式m550的情况下，当锁信号lk为低逻辑电平l时，控制电路420结束摆幅复原模式m550以进入摆幅调升模式m540，使得传送器电路410在图9所示时间t6将数据信号40的摆幅从正常电平(正常摆幅sw1)再一次调升至高电平(大摆幅sw2)。

上述操作将会重复进行，直到射频噪声111消失(或者射频噪声111的能量已经不足以干扰数据信号40)。例如，在图9所示时间t7，基于高逻辑电平h的锁信号lk，控制电路420在垂直空白期间vb中结束摆幅调升模式m540以进入摆幅复原模式m550。传送器电路410在摆幅复原模式m550中将数据信号40的摆幅从大摆幅sw2调降至正常摆幅sw1。因为射频噪声111消失(或者射频噪声111的能量已经不足以干扰数据信号40)，致使cdr电路401在数据信号40的摆幅被调降至正常摆幅sw1后依然可以正确锁定数据信号40。因此，锁信号lk将保持在高逻辑电平h。在控制电路420操作在摆幅复原模式m550的情况下，当锁信号lk依然是高逻辑电平h时，控制电路420结束摆幅复原模式m550以及回到正常模式m530。

图10是依照本发明的另一实施例说明图4所示时序控制器400的信号时序示意图。图10所示横轴表示时间。图10所示vb表示两帧之间的垂直空白期间。图10所示dd表示显示数据(像素数据串)。图10所示ct表示时钟训练数据串。在图10所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“数据信号40的质量变差”。在其他实施例中，具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。图10所示时间t1、t2与t3的相关操作可以参照图9所示时间t1、t2与t3的相关说明来类推，故不再赘述。

请参照图4与图10。在控制电路420操作在摆幅调升模式m540的情况下，传送器电路410在图10所示时间t3将数据信号40的摆幅从正常摆幅sw1调升至大摆幅sw2。在摆幅调升模式m540的初期中，传送器电路410继续将像素数据串(显示数据dd)作为数据信号40传送至源极驱动电路321。在数据信号40的摆幅被调升至大摆幅sw2后(时间t3后)，cdr电路401因为可以正确锁定经加大摆幅的数据信号40而将锁信号lk上拉至高逻辑电平h。在图10所示实施例中，在控制电路420操作在摆幅调升模式m540的情况下，虽然锁信号lk被上拉至高逻辑电平h(表示对数据信号40锁定)，但是控制电路420依然持续操作在摆幅调升模式m540，直到避噪期间p1结束。所述避噪期间p1的时间长度可以依照设计需求来决定。

在避噪期间p1结束时，控制电路420结束摆幅调升模式m540以进入摆幅复原模式m550。在摆幅复原模式m550中，控制电路420控制传送器电路410，以将数据信号40的摆幅从高电平(大摆幅sw2)调降至该正常电平(正常摆幅sw1)。在控制电路420操作在摆幅复原模式m550的情况下，当锁信号lk保持在高逻辑电平h(表示对数据信号40锁定)时，控制电路420结束摆幅复原模式m550以及进入正常模式m530。

图11是依照本发明的又一实施例说明图4所示时序控制器400的信号时序示意图。图11所示横轴表示时间。图11所示vb表示两帧之间的垂直空白期间。图11所示dd表示显示数据(像素数据串)。图11所示ct表示时钟训练数据串。在图11所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“数据信号40的质量变差”。在其他实施例中，具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。图11所示时间t1、t2与t3的相关操作可以参照图9所示时间t1、t2与t3的相关说明来类推，故不再赘述。

请参照图4与图11。在控制电路420操作在摆幅调升模式m540的情况下，传送器电路410在图11所示时间t3将数据信号40的摆幅从正常摆幅sw1调升至大摆幅sw2。在摆幅调升模式m540的初期中，传送器电路410继续将像素数据串(显示数据dd)作为数据信号40传送至源极驱动电路321。在数据信号40的摆幅被调升至大摆幅sw2后(时间t3后)，cdr电路401因为可以正确锁定经加大摆幅的数据信号40而将锁信号lk上拉至高逻辑电平h。在图11所示实施例中，在控制电路420操作在摆幅调升模式m540的情况下，虽然锁信号lk被上拉至高逻辑电平h(表示对数据信号40锁定)，但是控制电路420依然持续操作在摆幅调升模式m540，直到时序控制器400掉电(poweroff)。

图12是依照本发明的再一实施例说明图4所示时序控制器400的信号时序示意图。图12所示横轴表示时间。图12所示vb表示两帧之间的垂直空白期间。图12所示dd表示显示数据(像素数据串)。图12所示ct表示时钟训练数据串。在图12所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。

请参照图4与图12。射频噪声111发生在图12所示时间t1。射频噪声111将干扰数据信号40。当cdr电路401无法正确锁定数据信号40时，cdr电路401在图12所示时间t2将锁信号lk下拉至低逻辑电平l。在控制电路420操作在正常模式m530的情况下，当锁信号lk为低逻辑电平l时，控制电路420结束正常模式m530以进入摆幅调升模式m540，使得传送器电路410在图12所示时间t3将数据信号40的摆幅从正常电平(正常摆幅sw1)调升至高电平(大摆幅sw2)。在摆幅调升模式m540的初期中，传送器电路410改将时钟训练数据串ct作为数据信号40传送至源极驱动电路321。因此在时间t3后，cdr电路401可以对时序控制器400所提供的时钟训练数据串ct进行锁频操作和/或是锁相操作。

在数据信号40的摆幅被调升至大摆幅sw2后(时间t3后)，cdr电路401可以正确锁定经加大摆幅的数据信号40(时钟训练数据串ct)，因此cdr电路401在图12所示时间t8将锁信号lk上拉至高逻辑电平h。因为cdr电路401可以正确锁定数据信号40，所以传送器电路410在图12所示时间t9继续将像素数据串(显示数据dd)作为数据信号40传送至源极驱动电路321，直到进入垂直空白期间vb。在图12所示实施例中，虽然锁信号lk被上拉至高逻辑电平h，但是控制电路420依然维持在摆幅调升模式m540，直到进入垂直空白期间vb。

在垂直空白期间vb中，基于高逻辑电平h的锁信号lk，控制电路420在时间t4结束摆幅调升模式m540以进入摆幅复原模式m550。图12所示时间t4、t5、t6与t7的相关操作可以参照图9所示时间t4、t5、t6与t7的相关说明来类推，故不再赘述。

图13是依照本发明的更一实施例说明图4所示时序控制器400的信号时序示意图。图13所示横轴表示时间。图13所示vb表示两帧之间的垂直空白期间。图13所示dd表示显示数据(像素数据串)。图13所示ct表示时钟训练数据串。在图13所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。图13所示时间t1、t2、t3与t8的相关操作可以参照图12所示时间t1、t2、t3与t8的相关说明来类推，故不再赘述。

请参照图4与图13。在图13所示实施例中，在控制电路420操作在摆幅调升模式m540的情况下，虽然锁信号lk在图13所示时间t8被上拉至高逻辑电平h(表示对数据信号40锁定)，但是控制电路420依然持续操作在摆幅调升模式m540，直到避噪期间p1结束。所述避噪期间p1的时间长度可以依照设计需求来决定。在避噪期间p1结束时，控制电路420结束摆幅调升模式m540以进入摆幅复原模式m550。在摆幅复原模式m550中，控制电路420控制传送器电路410，以将数据信号40的摆幅从高电平(大摆幅sw2)调降至该正常电平(正常摆幅sw1)。在控制电路420操作在摆幅复原模式m550的情况下，当锁信号lk保持在高逻辑电平h(表示对数据信号40锁定)时，控制电路420结束摆幅复原模式m550以及进入正常模式m530。

图14是依照本发明的还一实施例说明图4所示时序控制器400的信号时序示意图。图14所示横轴表示时间。图14所示vb表示两帧之间的垂直空白期间。图14所示dd表示显示数据(像素数据串)。图14所示ct表示时钟训练数据串。在图14所示实施例中，具有高逻辑电平h的锁信号lk被定义为“锁定状态”，而具有低逻辑电平l的锁信号lk被定义为“脱锁状态”。图14所示时间t1、t2、t3、t8与t9的相关操作可以参照图12所示时间t1、t2、t3、t8与t9的相关说明来类推，故不再赘述。

请参照图4与图14。在数据信号40的摆幅被调升至大摆幅sw2后(时间t3后)，cdr电路401因为可以正确锁定经加大摆幅的数据信号40而在图14所示时间t8将锁信号lk上拉至高逻辑电平h。在图14所示实施例中，在控制电路420操作在摆幅调升模式m540的情况下，虽然锁信号lk被上拉至高逻辑电平h(表示对数据信号40锁定)，但是控制电路420依然持续操作在摆幅调升模式m540，直到时序控制器400掉电(poweroff)。

依照不同的设计需求，上述传送器电路410和/或控制电路420的方块的实现方式可以是硬件(hardware)、固件(firmware)、软件(software，即程序)或是前述三者中的多个的组合形式。

以硬件形式而言，上述传送器电路410和/或控制电路420的方块可以实现于集成电路(integratedcircuit)上的逻辑电路。上述传送器电路410和/或控制电路420的相关功能可以利用硬件描述语言(hardwaredescriptionlanguages，例如veriloghdl或vhdl)或其他合适的编程语言来实现为硬件。举例来说，上述传送器电路410和/或控制电路420的相关功能可以被实现于一或多个控制器、微控制器、微处理器、特殊应用集成电路(application-specificintegratedcircuit，asic)、数字信号处理器(digitalsignalprocessor，dsp)、现场可编程逻辑门阵列(fieldprogrammablegatearray，fpga)和/或其他处理单元中的各种逻辑区块、模块和电路。

以软件形式和/或固件形式而言，上述传送器电路410和/或控制电路420的相关功能可以被实现为编程码(programmingcodes)。例如，利用一般的编程语言(programminglanguages，例如c、c++或组合语言)或其他合适的编程语言来实现上述传送器电路410和/或控制电路420。所述编程码可以被记录/存放在记录介质中，所述记录介质中例如包括只读存储器(readonlymemory，rom)、存储装置和/或随机存取存储器(randomaccessmemory，ram)。计算机、中央处理器(centralprocessingunit，cpu)、控制器、微控制器或微处理器可以从所述记录介质中读取并执行所述编程码，从而达成相关功能。作为所述记录介质，可使用“非临时的计算机可读介质(non-transitorycomputerreadablemedium)”，例如可使用带(tape)、碟(disk)、卡(card)、半导体存储器、可编程设计的逻辑电路等。而且，所述程序也可经由任意传输介质(通信网络或广播电波等)而提供给所述计算机(或cpu)。所述通信网络例如是互联网(internet)、有线通信(wiredcommunication)、无线通信(wirelesscommunication)或其它通信介质。

综上所述，本发明诸实施例所述时序控制器400及其操作方法可以依照源极驱动电路所反馈的锁信号lk来决定操作在正常模式m530、摆幅调升模式m540或是其他模式。在正常模式m530中，控制电路420控制传送器电路410以正常电平(正常摆幅sw1)传送数据信号40给源极驱动电路。在摆幅调升模式m540中，控制电路420控制传送器电路410以高电平(经调升的摆幅sw2)传送数据信号40给源极驱动电路。因此，所述时序控制器400可以依照源极驱动电路所反馈的锁信号lk来动态调整数据信号40的摆幅。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。