GOA电路的制作方法

本发明涉及显示领域，特别是涉及一种goa电路。

背景技术：

goa(gatedriveronarray，栅极行扫描驱动)技术有利于实现显示屏gatedriver(栅极驱动)侧窄边框的设计，并降低成本。

参阅图1和图2，现有的goa电路中，反相器模块一般包括四个晶体管，晶体管t51、晶体管t52、晶体管t53和晶体管t54，这四个晶体管三端电压的偏压应力状态是不同的(晶体管t51的栅极与漏极同时电性连接第n级时钟信号，晶体管t51的漏极电位相对于栅极和源极稍低一个阈值电压，属于弱正向偏压应力状态；晶体管t53的栅极电位与晶体管t51的源极电位一致，晶体管t53的漏极电位为第n级时钟信号的电位，晶体管t53的源极电位又较晶体管t53的栅极电位低一个阈值电压，属于弱负向偏压应力状态；晶体管t52与晶体管t54的栅极、源极长期处于低电位，它们的漏极跟随第n级时钟信号交替处于低电位与高电位，属于强负向偏压应力状态)；若长期工作后，因偏压应力状态不同会导致不同的晶体管间的伏安特性差异变大，从而导致反相器模块无法正常工作。

因此，现有的显示面板技术中，还存在着goa电路的反相器模块中晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能的问题，急需改进。

技术实现要素：

本发明涉及一种goa电路，用于解决现有技术中存在着goa电路的反相器模块中晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能的问题。

为解决上述问题，本发明提供的技术方案如下：

本发明提供的一种goa电路，所述goa电路包括多个级联的goa单元：

上拉控制模块，用于根据第n-1级级传信号，以控制所述上拉控制模块输出的第一驱动信号接入恒压高电位信号；级联模块，与所述上拉控制模块、第n级第一时钟信号、下拉维持模块以及信号输出模块电性连接，所述级联模块用于根据所述上拉控制模块输出的所述第一驱动信号控制第n级第一时钟信号输出第n级栅极驱动信号；所述下拉维持模块，与所述上拉控制模块、所述级联模块、所述信号输出模块、下拉控制模块、所述第n级第一时钟信号、第n级第二时钟信号、所述恒压高电位信号、第一恒压低电位信号以及第二恒压低电位信号电性连接；所述下拉维持模块用于根据所述第n级第一时钟信号、所述第n级第二时钟信号以及所述上拉控制模块输出的所述第一驱动信号控制所述下拉维持模块输出第二驱动信号；所述下拉控制模块，与所述上拉控制模块、所述级联模块、所述第一恒压低电位信号、所述第n级第一时钟信号、第n+1级级传信号、所述第二恒压低电位信号以及信号输出模块电性连接，所述下拉控制模块用于根据所述第n+1级级传信号，将所述上拉控制模块输出的所述第一驱动信号拉低至第一恒压低电位信号，将所述第n级栅极驱动信号拉低至第二恒压低电位信号；以及所述信号输出模块，与所述第n级第一时钟信号、所述上拉控制模块、所述级联模块以及所述第二恒压低电位信号电性连接，所述信号输出模块用于根据所述上拉控制模块输出的所述第一驱动信号，控制所述第n级第一时钟信号输出所述第n级栅极驱动信号。

根据本发明提供的一种实施例，所述下拉维持模块包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管t51，第二晶体管t54和第三晶体管t55，所述第一晶体管t51的控制端电性连接所述第n级第一时钟信号，所述第一晶体管t51的第一端电性连接恒压高电位信号，所述第一晶体管t51的第二端电性连接kn点；所述第二晶体管t54的控制端电性连接qn点，所述第二晶体管t54的第一端电性连接所述kn点，所述第二晶体管t54的第二端电性连接所述第一恒压低电位信号；所述第三晶体管t55的控制端电性连接所述第n级第二时钟信号，所述第三晶体管t55的第一端电性连接所述kn点，所述第三晶体管t55的第二端电性连接所述第一恒压低电位信号；所述节点电压下拉维持模块包括：第四晶体管t32、第五晶体管t72和第六晶体管t42，所述第四晶体管t32、所述第五晶体管t72与所述第六晶体管t42的控制端均电性连接所述kn点，所述第四晶体管t32的第一端电性连接所述第n级栅极驱动信号，所述第四晶体管t32的第二端电性连接所述第二恒压低电位信号，所述第五晶体管t72的第一端电性连接所述第n级级传信号，所述第六晶体管t42的第一端电性连接所述qn点，所述第五晶体管t72的第二端与所述第六晶体管t42的第二端均电性连接所述第一恒压低电位信号。

根据本发明提供的一种实施例，所述上拉控制模块设置有第七晶体管t11和自举电容cb，所述第七晶体管t11的控制端电性连接所述第n-1级级传信号，所述第七晶体管t11的第一端电性连接所述恒压高电位信号，所述第七晶体管t11的第二端电性连接所述qn点；所述自举电容cb的第一端电性连接所述qn点，所述自举电容cb的第二端电性连接所述第n级栅极驱动信号。

根据本发明提供的一种实施例，所述级联模块包括第八晶体管t22，所述第八晶体管t22的控制端电性连接所述qn点，所述第八晶体管t22的第一端电性连接所述第n级第一时钟信号，所述第八晶体管t22的第二端电性连接所述第n级级传信号。

根据本发明提供的一种实施例，所述下拉模块包括：第九晶体管t31和第十晶体管t41，所述第九晶体管t31与所述第十晶体管t41的控制端均电性连接所述第n+1级级传信号，所述第九晶体管t31的第一端电性连接所述第n级栅极驱动信号，所述第九晶体管t31的第二端电性连接所述第二恒压低电位信号，所述第十晶体管t41的第一端电性连接所述qn点，所述第十晶体管t41的第二端电性连接所述第一恒压低电位信号。

根据本发明提供的一种实施例，所述信号输出模块设置有第十一晶体管t21，所述第十一晶体管t21的控制端电性连接所述qn点，所述第十一晶体管t21的第一端电性连接所述第n级第一时钟信号，所述第十一晶体管t21的第二端电性连接所述第n级栅极驱动信号。

根据本发明提供的一种实施例，所述goa电路还包括复位模块；所述复位模块与所述上拉控制模块、所述级联模块、所述输出模块、所述下拉维持模块、所述第一恒压低电位信号以及所述第二恒压低电位信号均电性连接，分别控制所述qn点、所述第n级级传信号以及所述第n级栅极驱动信号的复位。

根据本发明提供的一种实施例，所述复位模块包括：第十二晶体管trq、第十三晶体管trs和第十四晶体管trg，所述第十二晶体管trq、所述第十三晶体管trs和所述第十四晶体管trg的控制端均电性连接复位键，所述第十二晶体管trq的第一端电性连接所述qn点，所述第十二晶体管trq的第二端电性连接所述第一恒压低电位信号；所述第十三晶体管trs的第一端电性连接所述第n级级传信号，所述第十三晶体管trs的第二端电性连接所述第一恒压低电位信号，所述第十四晶体管trg的第一端电性连接所述第n级栅极驱动信号，所述第十四晶体管trg的第二端电性连接所述第二恒压低电位信号。

根据本发明提供的一种实施例，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。

根据本发明提供的一种实施例，所述第一反相器模块包括：第十五晶体管t51’、第十六晶体管t54’和第十七晶体管t55’，所述第十五晶体管t51’的控制端电性连接所述第n级第一时钟信号，所述第十五晶体管t51’的第一端电性连接所述恒压高电位信号，所述第十五晶体管t51’的第二端电性连接所述kn点，所述第十六晶体管t54’的控制端电性连接所述第n级第二时钟信号，所述第十六晶体管t54’的第一端电性连接所述kn点，所述第十六晶体管t54’的第二端电性连接所述第一恒压低电位信号，所述第十七晶体管t55’的控制端电性连接所述qn点，所述第十七晶体管t55’的第一端电性连接所述kn点，所述第十七晶体管t55’的第二端电性连接所述第一恒压低电位信号；所述第一节点电压下拉维持模块包括：第十八晶体管t32’、第十九晶体管t72’和第二十晶体管t42’，所述第十八晶体管t32’、所述第十九晶体管t72’和所述第二十晶体管t42’的控制端均电性连接所述kn点，所述第十八晶体管t32’的第一端电性连接所述第n级栅极驱动信号，所述第十八晶体管t32’的第二端电性连接所述第二恒压低电位信号，所述第十九晶体管t72’的第一端电性连接所述第n级级传信号，所述第十九晶体管t72’的第二端电性连接所述第一恒压低电位信号，所述第二十晶体管t42’的第一端电性连接所述qn点，所述第二十晶体管t42’的第二端电性连接所述第一恒压低电位信号；所述第二反相器模块包括：第二十一晶体管t61、第二十二晶体管t64和第二十三晶体管t65，所述第二十一晶体管t61的控制端电性连接所述第n级第二时钟信号，所述第二十一晶体管t61的第一端电性连接所述恒压高电位信号，所述第二十一晶体管t61的第二端电性连接所述p点，所述第二十二晶体管t64的控制端电性连接所述第n级第一时钟信号，所述第二十二晶体管t64的第一端电性连接所述p点，所述第二十二晶体管t64的第二端电性连接所述第一恒压低电位信号，所述第二十三晶体管t65的控制端电性连接所述qn点，所述第二十三晶体管t65的第一端电性连接所述p点，所述第二十三晶体管t65的第二端电性连接所述第一恒压低电位信号；所述第二节点电压下拉维持模块包括：第二十四晶体管t33、第二十五晶体管t73和第二十六晶体管t43，所述第二十四晶体管t33、所述第二十五晶体管t73和所述第二十六晶体管t43的控制端均电性连接所述p点，所述第二十四晶体管t33的第一端电性连接所述第n级栅极驱动信号，所述第二十四晶体管t33的第二端电性连接所述第二恒压低电位信号，所述第二十五晶体管t73的第一端电性连接所述第n级级传信号，所述第二十五晶体管t73的第二端电性连接所述第一恒压低电位信号，所述第二十六晶体管t43的第一端电性连接所述qn点，所述第二十六晶体管t43的第二端电性连接所述第一恒压低电位信号；即所述第一节点电压下拉维持模块与所述第二节点电压下拉维持模块相同设置。

与现有技术相比，本发明提供的一种goa电路的有益效果为：本发明提供的goa电路，在保持传统技术方案的功能基础上，优化了所述下拉维持模块中的反相器模块，可以有效减小所述反相器模块长期工作后对各个晶体管的伏安特性差异，进而提高所述反相器模块的工作时长。

附图说明

图1为现有技术的goa电路结构示意图。

图2为现有技术的goa电路的时序图。

图3为本发明实施例提供的goa电路的第一结构示意图。

图4为本发明实施例提供的goa电路的第二结构示意图。

图5为本发明实施例提供的goa电路的时序图。

图6为本发明实施例提供的goa电路的第三结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本发明提供一种goa电路，具体参阅图3-图6。

现有goa电路的反相器模块中，晶体管的偏置状态不同导致不同的晶体管间的伏安特性差异变大，长期工作会影响反相器模块的工作性能。因此，本发明提供一种goa电路用以解决上述问题。

参阅图3，为本发明实施例提供的一种goa电路的结构示意图。所述goa电路包括多个级联的goa单元：上拉控制模块100，用于根据第n-1级级传信号，以控制所述上拉控制模块100输出的第一驱动信号接入恒压高电位信号vgh；级联模块200，与所述上拉控制模块100、第n级第一时钟ck(n)、下拉维持模块500以及信号输出模块300电性连接，所述级联模块200用于根据所述上拉控制模块100输出的所述第一驱动信号控制第n级第一时钟信号ck(n)输出第n级栅极驱动信号g(n)；所述下拉维持模块500，与所述上拉控制模块100、所述级联模块200、所述信号输出模块300、下拉控制模块400、所述第n级第一时钟信号ck(n)、第n级第二时钟信号xck(n)、所述恒压高电位信号vgh、第一恒压低电位信号vssq以及第二恒压低电位信号vssg电性连接；所述下拉维持模块500用于根据所述第n级第一时钟信号ck(n)、所述第n级第二时钟信号xck(n)以及所述上拉控制模块100输出的所述第一驱动信号控制所述下拉维持模块500输出第二驱动信号；所述下拉控制模块400，与所述上拉控制模块100、所述级联模块200、所述第一恒压低电位信号vssq、所述第n级第一时钟信号ck(n)、第n+1级级传信号st(n+1)、所述第二恒压低电位信号vssg以及信号输出模块300电性连接，所述下拉控制模块400用于根据所述第n+1级级传信号st(n+1)，将所述上拉控制模块100输出的所述第一驱动信号拉低至第一恒压低电位信号vssq，将所述第n级栅极驱动信号g(n)拉低至第二恒压低电位信号vssg；以及所述信号输出模块300，与所述第n级第一时钟信号ck(n)、所述上拉控制模块100、所述级联模块200以及所述第二恒压低电位信号vssg电性连接，所述信号输出模块300用于根据所述上拉控制模块100输出的所述第一驱动信号，控制所述第n级第一时钟信号ck(n)输出所述第n级栅极驱动信号。

在本发明的一种实施例中，所述下拉维持模块500包括：反相器模块和节点电压下拉维持模块；所述反相器模块包括：第一晶体管t51，第二晶体管t54和第三晶体管t55，所述第一晶体管t51的控制端电性连接所述第n级第一时钟信号ck(n)，所述第一晶体管t51的第一端电性连接恒压高电位信号vgh，所述第一晶体管t51的第二端电性连接kn点；所述第二晶体管t54的控制端电性连接qn点，所述第二晶体管t54的第一端电性连接所述kn点，所述第二晶体管t54的第二端电性连接所述第一恒压低电位信号vssq；所述第三晶体管t55的控制端电性连接所述第n级第二时钟信号，所述第三晶体管t55的第一端电性连接所述kn点，所述第三晶体管t55的第二端电性连接所述第一恒压低电位信号vssq；所述节点电压下拉维持模块包括：第四晶体管t32、第五晶体管t72和第六晶体管t42，所述第四晶体管t32、所述第五晶体管t72与所述第六晶体管t42的控制端均电性连接所述kn点，所述第四晶体管t32的第一端电性连接所述第n级栅极驱动信号，所述第四晶体管t32的第二端电性连接所述第二恒压低电位信号vssg，所述第五晶体管t72的第一端电性连接所述第n级级传信号，所述第六晶体管t42的第一端电性连接所述qn点，所述第五晶体管t72的第二端与所述第六晶体管t42的第二端均电性连接所述第一恒压低电位信号vssq。

在本发明的一种实施例中，所述上拉控制模块100设置有第七晶体管t11和自举电容cb，所述第七晶体管t11的控制端电性连接所述第n-1级级传信号，所述第七晶体管t11的第一端电性连接所述恒压高电位信号，所述第七晶体管t11的第二端电性连接所述qn点；所述自举电容cb的第一端电性连接所述qn点，所述自举电容cb的第二端电性连接所述第n级栅极驱动信号。

在本发明的一种实施例中，所述级联模块包括第八晶体管t22，所述第八晶体管t22的控制端电性连接所述qn点，所述第八晶体管t22的第一端电性连接所述第n级第一时钟信号，所述第八晶体管t22的第二端电性连接所述第n级级传信号。

在本发明的一种实施例中，所述下拉模块包括：第九晶体管t31和第十晶体管t41，所述第九晶体管t31与所述第十晶体管t41的控制端均电性连接所述第n+1级级传信号，所述第九晶体管t31的第一端电性连接所述第n级栅极驱动信号，所述第九晶体管t31的第二端电性连接所述第二恒压低电位信号vssg，所述第十晶体管t41的第一端电性连接所述qn点，所述第十晶体管t41的第二端电性连接所述第一恒压低电位信号vssq。

在本发明的一种实施例中，所述信号输出模块设置有第十一晶体管t21，所述第十一晶体管t21的控制端电性连接所述qn点，所述第十一晶体管t21的第一端电性连接所述第n级第一时钟信号ck(n)，所述第十一晶体管t21的第二端电性连接所述第n级栅极驱动信号。

在本发明的一种实施例中，所述goa电路还包括复位模块600；所述复位模块600与所述上拉控制模块100、所述级联模块200、所述输出模块300、所述下拉维持模块500、所述第一恒压低电位信号vssq以及所述第二恒压低电位信号vssg均电性连接，分别控制所述qn点、所述第n级级传信号stn以及所述第n级栅极驱动信号g(n)的复位。

在本发明的一种实施例中，所述复位模块600包括：第十二晶体管trq、第十三晶体管trs和第十四晶体管trg，所述第十二晶体管trq、所述第十三晶体管trs和所述第十四晶体管trg的控制端均电性连接复位键，所述第十二晶体管trq的第一端电性连接所述qn点，所述第十二晶体管trq的第二端电性连接所述第一恒压低电位信号vssq；所述第十三晶体管trs的第一端电性连接所述第n级级传信号stn，所述第十三晶体管trs的第二端电性连接所述第一恒压低电位信号vssq，所述第十四晶体管trg的第一端电性连接所述第n级栅极驱动信号g(n)，所述第十四晶体管trg的第二端电性连接所述第二恒压低电位信号vssg。

在本发明的一种实施例中，所述下拉维持模块500包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。

进一步地，所述第一反相器模块包括：第十五晶体管t51’、第十六晶体管t54’和第十七晶体管t55’，所述第十五晶体管t51’的控制端电性连接所述第n级第一时钟信号，所述第十五晶体管t51’的第一端电性连接所述恒压高电位信号vgh，所述第十五晶体管t51’的第二端电性连接所述kn点，所述第十六晶体管t54’的控制端电性连接所述第n级第二时钟信号xck(n)，所述第十六晶体管t54’的第一端电性连接所述kn点，所述第十六晶体管t54’的第二端电性连接所述第一恒压低电位信号vssq，所述第十七晶体管t55’的控制端电性连接所述qn点，所述第十七晶体管t55’的第一端电性连接所述kn点，所述第十七晶体管t55’的第二端电性连接所述第一恒压低电位信号vssq；所述第一节点电压下拉维持模块包括：第十八晶体管t32’、第十九晶体管t72’和第二十晶体管t42’，所述第十八晶体管t32’、所述第十九晶体管t72’和所述第二十晶体管t42’的控制端均电性连接所述kn点，所述第十八晶体管t32’的第一端电性连接所述第n级栅极驱动信号，所述第十八晶体管t32’的第二端电性连接所述第二恒压低电位信号vssg，所述第十九晶体管t72’的第一端电性连接所述第n级级传信号stn，所述第十九晶体管t72’的第二端电性连接所述第一恒压低电位信号vssq，所述第二十晶体管t42’的第一端电性连接所述qn点，所述第二十晶体管t42’的第二端电性连接所述第一恒压低电位信号vssq；所述第二反相器模块包括：第二十一晶体管t61、第二十二晶体管t64和第二十三晶体管t65，所述第二十一晶体管t61的控制端电性连接所述第n级第二时钟信号xck(n)，所述第二十一晶体管t61的第一端电性连接所述恒压高电位信号vgh，所述第二十一晶体管t61的第二端电性连接所述p点，所述第二十二晶体管t64的控制端电性连接所述第n级第一时钟信号ck(n)，所述第二十二晶体管t64的第一端电性连接所述p点，所述第二十二晶体管t64的第二端电性连接所述第一恒压低电位信号vssq，所述第二十三晶体管t65的控制端电性连接所述qn点，所述第二十三晶体管t65的第一端电性连接所述p点，所述第二十三晶体管t65的第二端电性连接所述第一恒压低电位信号vssq；所述第二节点电压下拉维持模块包括：第二十四晶体管t33、第二十五晶体管t73和第二十六晶体管t43，所述第二十四晶体管t33、所述第二十五晶体管t73和所述第二十六晶体管t43的控制端均电性连接所述p点，所述第二十四晶体管t33的第一端电性连接所述第n级栅极驱动信号，所述第二十四晶体管t33的第二端电性连接所述第二恒压低电位信号vssg，所述第二十五晶体管t73的第一端电性连接所述第n级级传信号stn，所述第二十五晶体管t73的第二端电性连接所述第一恒压低电位信号vssq，所述第二十六晶体管t43的第一端电性连接所述qn点，所述第二十六晶体管t43的第二端电性连接所述第一恒压低电位信号vssq；即所述第一节点电压下拉维持模块与所述第二节点电压下拉维持模块相同设置。

参阅图4，为本发明提供的一种goa电路图。stv是起始讯号，每一帧开启一次，所述第n级第一时钟信号ck(n)、所述第n级第二时钟信号xck(n)是信号完全相反的高频交流电，这些信号的高低电位记为vgh，低电位记为vgl；vssg是低压直流源，电位为-10v；vssq为低压直流源，电位为vgl。g(n)是第n级的栅极驱动信号的输出波形，st(n)是第n级级传信号的输出波形，q(n)和k(n)是第n级重要节点的波形；st(n-1)上一级级传信号对应的输出波形，st(n+1)是下一级级传信号对应的输出波形。

根据第n级级传信号stn或上一级产生的级传信号st(n-1)的高电位脉冲，将第n级q(n)节点充电至高电位，使第n级晶体管t21由关闭状态变成导通状态，随后第n级第一时钟信号ck(n)给出高电位脉冲，将所述第n级栅极扫描驱动信号g(n)节点、所述第n级级传信号的st(n)节点充电至高电位。所述第n级栅极扫描驱动信号g(n)高电位驱动第n级显示面板内的显示区，所述第n级级传信号st(n)为高电位时，一方面将上一级的所述下拉控制模块400中的第九晶体管t31、第十晶体管t41打开，将上一级的q(n-1)点及栅极扫描驱动信号g(n-1)节点分别下拉至所述第一恒压低电位信号vssq和所述第二恒压低电位信号vssg，另一方面将下一级的所述上拉控制模块100内的晶体管t11打开，将q(n+1)充电至高电位，从而实现级联下传的功能。为了提高电路的可靠性，会在所述下拉维持模块500内增加反相器模块和节点电压维持模块，与传统goa电路不同的是本发明提供的goa电路的所述反相器模块由三颗晶体管，所述第一晶体管t51、所述第二晶体管t54、所述第三晶体管t55组成；所述反相器模块的连接方式显著不同于传统的goa电路反相器模块的连接方式。所述第一晶体管t51的栅极电性连接所述第n级时钟信号ck(n)，所述第一晶体管t51的漏极电性连接恒压高电位信号vgh，所述第一晶体管t51的源极输出控制所述下拉维持模块500的所述第四晶体管t32、所述第五晶体管t42、所述第五晶体管t72；所述第二晶体管t54与传统反相器模块的接法一致；所述第三晶体管t55的栅极电性连接第n级第二时钟信号xck(n)，所述第三晶体管t55的漏极电性连接所述第一晶体管t51的源极，所述第三晶体管t55的源极电性连接所述第一恒压低电位信号vssq，所述第三晶体管t55配合所述第一晶体管t51交替给所述kn节点放电。这种反相器模块的连接方式可以使得反相器模块内的所述第一晶体管t51、所述第二晶体管t54的偏压应力状态一致，应力导致的电性差异缩小，从而保证电路能够长期稳定工作。

参阅图5，根据本发明提供的一种goa电路的时序图，所述第一晶体管t51的漏极电性连接所述恒压高电位信号vgh，栅极电性连接所述第n级第一时钟信号ck(n)，根据所述第n级第一时钟信号ck(n)的高低电位交替变化，所述第一晶体管t51的源极(即kn点)跟随所述第n级第一时钟信号ck(n)进行变化，属于强负向偏压应力状态；所述第二晶体管t54的栅极和源极长期处于低电位，所述第二晶体管t54的漏极(即kn点)跟随第n级第一时钟信号ck(n)的高低电位交替变化，属于强负向偏压应力状态；所述第三晶体管t55的一半时间处于正向偏压应力状态，一半时间处于负向偏压应力状态，但由于所述第三晶体管t55的阈值电压比所述第二晶体管t54的阈值电压小很多，因此其电性对反相器稳定性影响较小。所述第一晶体管t51、所述第二晶体管t54的偏压应力状态一致，经过长期工作，所述第一晶体管t51与所述第二晶体管t54的电性特征差异较小，所述反相器模块仍然可以稳定工作。与传统的goa电路相比，所述反相器模块的可靠性显著提升。

参阅图6，为本发明提供的另一种goa电路的结构示意图。在本实施例中，所述下拉维持模块包括：第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块内设置有第一反相器模块和第一节点电压下拉维持模块，所述第二下拉维持模块内设置有第二反相器模块和第二节点电压下拉维持模块。所述第一下拉维持模块与图4中所述的下拉维持模块完全相同，所述第二下拉维持模块为新增的一套下拉维持模块，所述第二下拉维持模块由第二十一晶体管t61、第二十二晶体管t64及第二十三晶体管t65构成的所述第二反相器模块以及所述第二节点电压下拉维持模块：第二十四晶体管t33、第二十五晶体管t73和第二十六晶体管t43组成。与原下拉维持单元所不同的是，新增的所述第二反相器内的所述第二十一晶体管t61的栅极电性连接第n级第二时钟信号xck(n)，所述第二十三晶体管t65的栅极电性连接第n级第一时钟信号ck(n)，这样在所述第n级第一时钟信号ck(n)与所述第n级第二时钟信号xck(n)交替处于高低电位时，所述第一反相器模块与所述第二反相器模块能够交替工作。

在第n级qn点高电位时，所述第一反相器模块与所述第二反相器模块的输出节点kn及pn均处于低电位，所述第四晶体管t32、所述第五晶体管t72、所述第六晶体管t42以及所述第二十四晶体管t33、所述第二十五晶体管t73、所述第二十六晶体管t43均处于关断状态，不影响qn、stn及gn的高电位；

在第n级qn、stn、gn节点需要维持低电位期间，所述第n级第一时钟信号ck(n)与所述第n级第二时钟信号xck(n)交替处于高低电位，所述第n级第一时钟信号ck(n)为高电位，所述第n级第二时钟信号xck(n)为低电位时，kn节点高电位、pn节点低电位，此时，所述第四晶体管t32、所述第五晶体管t72和所述第六晶体管t42导通，将gn、qn、stn节点维持在低电位，当所述第n级第一时钟信号ck(n)切换到低电位，所述第n级第二时钟信号xck(n)切换到高电位时，所述第二十四晶体管t33、所述第二十五晶体管t73及所述第二十六晶体管t43导通，也能够将gn、qn、stn维持在低电位，这样在整个下拉维持时间内，gn、qn、stn都会被维持在低电位，与原来只有一套下拉维持模块的电路相比，这里两套下拉维持模块交替工作，维持时间更长，电路稳定性更好。

这里的反相器模块中所使用的所述第n级第一时钟信号ck(n)、所述第n级第二时钟信号xck(n)两个讯号是两个相位相反的高频交流讯号，与所述级联模块和所述信号输出模块电性连接的所述第n级第一时钟信号ck(n)共用。在另一种情况中，所述反相器模块也可以不共用所述级联模块与所述信号输出模块内的所述第n级第一时钟信号ck(n)、所述第n级第二时钟信号xck(n)，用额外的相位相反的一组交流讯号所取代，且用于取代的讯号的频率也是可变的，比如在一帧的显示时间内切换一次，或者在多帧显示时间内切换一次。

上述所述的晶体管可以采用n型晶体管或者n型晶体管与p型晶体管的混合方式，并且所用晶体管在作为开关晶体管时，源极和漏极的功能可以互换，在此不做具体的区分。

因此，本发明提供的一种goa电路的有益效果为：本发明提供的goa电路，在保持传统技术方案的功能基础上，优化了所述下拉维持模块中的反相器模块，可以有效减小所述反相器模块长期工作后对各个晶体管的伏安特性差异，进而提高所述反相器模块的工作时长。

以上对本发明实施例所提供的一种goa电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。