栅极驱动电路及其驱动方法和显示面板与流程

1.本公开涉及显示技术领域，具体涉及一种栅极驱动电路及其驱动方法。


背景技术：

2.在显示技术中，通常采用栅极驱动器阵列(goa，gate driver on array)技术来实现栅极驱动电路，在goa技术中将栅极驱动电路制作在阵列基板上，不需要额外绑定栅极驱动芯片就能对像素区中各个像素的栅极进行驱动。一般地，栅极驱动电路中的各个移位寄存器级联连接，从而使各个移位寄存器产生顺次移位的栅极驱动信号来逐行开启像素区的子像素，但是传统的栅极驱动电路结构导致在显示中存在局限性。


技术实现要素：

3.本公开的实施例提供了一种栅极驱动电路，包括n级级联的移位寄存器，其中，
4.所述n级级联的移位寄存器分为至少一组，每组包括k级级联的移位寄存器，其中第k级移位寄存器的时钟信号端连接为接收第k时钟信号，其中n、k和k均为正整数，1≤k≤k≤n；并且
5.第n级移位寄存器的输入信号端连接至第n-i级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+j级移位寄存器的输出信号端，其中n为奇数和偶数中的一者，i和j均为正整数，1＜n＜n，(k-2)/2≤i≤k/2，k/2＜j≤k-2。
6.例如，k＝10，第n级移位寄存器的输入信号端连接至第n-4级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+6级移位寄存器的输出信号端。
7.例如，k＝10，第n级移位寄存器的输入信号端连接至第n-4级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+8级移位寄存器的输出信号端。
8.例如，k＝8，第n级移位寄存器的输入信号端连接至第n-4级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+6级移位寄存器的输出信号端。
9.例如，k＝12，第n级移位寄存器的输入信号端连接至第n-6级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+8级移位寄存器的输出信号端。
10.例如，k＝12，第n级移位寄存器的输入信号端连接至第n-6级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+10级移位寄存器的输出信号端。
11.例如，k＝14，第n级移位寄存器的输入信号端连接至第n-6级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+8级移
位寄存器的输出信号端。
12.例如，k＝14，第n级移位寄存器的输入信号端连接至第n-6级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+10级移位寄存器的输出信号端。
13.例如，k＝14，第n级移位寄存器的输入信号端连接至第n-8级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+12级移位寄存器的输出信号端。
14.例如，k＝16，第n级移位寄存器的输入信号端连接至第n-6级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+8级移位寄存器的输出信号端。
15.例如，k＝16，第n级移位寄存器的输入信号端连接至第n-8级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+10级移位寄存器的输出信号端。
16.例如，k＝16，第n级移位寄存器的输入信号端连接至第n-8级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+12级移位寄存器的输出信号端。
17.例如，k＝16，第n级移位寄存器的输入信号端连接至第n-8级移位寄存器的输出信号端，第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+14级移位寄存器的输出信号端。
18.例如，k/2为偶数，第一时钟信号至第k时钟信号是占空比均为50％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为(k/2)*h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间。
19.例如，k/2为奇数，第一时钟信号至第k时钟信号是占空比为[(k-2)/2/k]*100％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为[(k-2)/2]*h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间。
[0020]
例如，每个移位寄存器被配置为：
[0021]
将所述移位寄存器的输入信号端的信号提供至所述移位寄存器的上拉节点；
[0022]
在所述上拉节点的电位的控制下基于所述移位寄存器的时钟信号端的信号在所述移位寄存器的输出信号端产生输出信号；以及
[0023]
在所述移位寄存器的复位信号端的信号的控制下将所述移位寄存器的上拉节点复位。
[0024]
本公开的实施例还提供了一种显示面板，包括上述栅极驱动电路。
[0025]
本公开的实施例还提供了一种上述栅极驱动电路的驱动方法，包括：向所述栅极驱动电路施加第一时钟信号至第k时钟信号，以使栅极驱动电路中的每一级移位寄存器产生输出信号，其中，
[0026]
在第一模式下，第k+1时钟信号相对于第k时钟信号而移位h，使得第n+1级移位寄存器产生的输出信号相对于第n级移位寄存器产生的输出信号而移位h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间；
[0027]
在第二模式下，第k时钟信号与第k+1时钟信号同步并且第k时钟信号相对于第k+2时钟信号移位2h，使得第n级移位寄存器产生的输出信号与第n+1级移位寄存器产生的输出信号同步，并且第n级移位寄存器产生的输出信号相对于第n+2级移位寄存器产生的输出信号移位2h。
[0028]
例如，k/2为偶数，第一时钟信号至第k时钟信号是占空比为50％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为(k/2)*h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间。
[0029]
例如，k/2为奇数，第一时钟信号至第k时钟信号是占空比为[(k-2)/2/k]*100％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为[(k-2)/2]*h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间。
附图说明
[0030]
图1a示出了本公开实施例的移位寄存器的电路图。
[0031]
图1b示出了图1a的移位寄存器的工作原理图。
[0032]
图2示出了一种栅极驱动电路的结构图。
[0033]
图3a示出了根据本公开实施例的栅极驱动电路的驱动方法在第一模式下的信号时序图。
[0034]
图3b示出了根据本公开实施例的栅极驱动电路的驱动方法在第二模式下的信号时序图。
[0035]
图4示出了图2的栅极驱动电路在第二模式下的工作原理图。
[0036]
图5示出了图2的栅极驱动电路在第二模式下的输出信号的仿真图。
[0037]
图6示出了根据本公开一实施例的栅极驱动电路的结构图。
[0038]
图7示出了图6的栅极驱动电路在第二模式下的工作原理图。
[0039]
图8a示出了图6的栅极驱动电路在第一模式下的输出信号的仿真图。
[0040]
图8b示出了图6的栅极驱动电路在第一模式下的输出信号的仿真图。
[0041]
图9示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0042]
图10示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0043]
图11a示出了根据本公开实施例的栅极驱动电路在k＝8的情况下在第一模式下的信号时序图。
[0044]
图11b示出了根据本公开实施例的栅极驱动电路在k＝8的情况下在第二模式下的信号时序图。
[0045]
图12示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0046]
图13示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0047]
图14a示出了根据本公开实施例的栅极驱动电路在k＝12的情况下在第一模式下的信号时序图。
[0048]
图14b示出了根据本公开实施例的栅极驱动电路在k＝12的情况下在第二模式下的信号时序图。
[0049]
图15示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0050]
图16a示出了根据本公开实施例的栅极驱动电路在k＝14的情况下在第一模式下的信号时序图。
[0051]
图16b示出了根据本公开实施例的栅极驱动电路在k＝14的情况下在第二模式下的信号时序图。
[0052]
图17示出了根据本公开另一实施例的栅极驱动电路的结构图。
[0053]
图18a示出了根据本公开实施例的栅极驱动电路在k＝16的情况下在第一模式下的信号时序图。
[0054]
图18b示出了根据本公开实施例的栅极驱动电路在k＝16的情况下在第二模式下的信号时序图。
[0055]
图19示出了根据本公开实施例的显示装置的示意框图。
[0056]
图20示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。
具体实施方式
[0057]
虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施例。
[0058]
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置以图示的方式体现以简化附图。
[0059]
图1a示出了根据本公开实施例的移位寄存器的电路图。如图1a所示，移位寄存器100具有输入信号端in、输出信号端out、上拉节点pu、时钟信号端clk和复位信号端rst。移位寄存器100可以将输入信号端in的信号提供至上拉节点pu，在上拉节点pu的电位的控制下基于时钟信号端clk的信号在输出信号端out产生输出信号，以及在复位信号端rst的信号的控制下将上拉节点pu复位。移位寄存器100还可以具有下拉节点pd，可以在下拉节点pd的控制下将输出信号端out下拉至参考信号端vss的电位。在图1a中，移位寄存器100包括晶体管m1、m2、m3和m4以及电容c，且晶体管m1至m4均为n型晶体管。然而这仅出于说明移位寄存器的基本工作原理的目的，本公开的实施例不限于此，移位寄存器100可以根据需要而具有任何其他结构。例如移位寄存器100还可以包括诸如控制电路、降噪电路等其他电路，移位寄存器100的下拉电路可以为多个，分别用于下拉移位寄存器100不同节点的电位，移位寄存器100中的多个晶体管可以是p型晶体管，或者部分晶体管为n型而部分晶体管为p型，等等。
[0060]
图1b示出了图1a的移位寄存器的工作原理图。
[0061]
如图1b所示，在输入阶段，输入信号端in为高电平时，晶体管m1导通，从而将输入信号端in的高电平输入至上拉节点pu，使得晶体管m3导通，此时时钟信号端clk为低电平，从而输出信号端out输出低电平。
[0062]
在输出阶段的第一子时段，时钟信号端clk的高电平到来，由于电容c的存在使得上拉节点pu保持高电平，晶体管m3保持导通状态，从而将时钟信号端clk的高电平提供至输出信号端out，电容c的自举作用使上拉节点pu的电位进一步升高。在输出阶段的第二子时
段，时钟信号端clk从高电平变为低电平，此时晶体管m3仍然保持导通状态，从而输出信号端out也变为低电平。
[0063]
在复位阶段，复位信号端rst为低电平，晶体管m2导通，从而将上拉节点pu下拉至参考信号端vss的低电平。下拉节点pd的电位可以由上拉节点pu控制。例如当上拉节点pu为高电平时下拉节点pd为低电平，晶体管m4关断；而当上拉节点pu为低电平时下拉节点pd为高电平，晶体管m4导通，从而将输出信号端out下拉至低电平。
[0064]
图2示出了一种栅极驱动电路的结构图。如图2所示，栅极驱动电路包括多级级联的移位寄存器goa1，goa2，goa3，
…
。图2中为了简明起见示出了10级移位寄存器goa1至goa10。图2的栅极驱动电路受控于10个时钟信号clk1，clk2，
…
，clk10，其中移位寄存器goa1至goa10的时钟信号端分别连接为接收时钟信号clk1至clk10，以类似的方式，移位寄存器goa11至goa20的时钟信号端分别连接为接收时钟信号端clk1至clk10，以此类推。在图2的栅极驱动电路中，第n级移位寄存器goan的输入信号端in连接至第n-4级移位寄存器goa(n-4)的输出信号端out，第n级移位寄存器goan的复位信号端rst连接至n+5级移位寄存器goa(n+5)的输出信号端out，其中n为大于或等于5的整数。例如第一级移位寄存器goa1的输出信号端out连接至第5级移位寄存器goa5的输入信号端in，第二级移位寄存器goa2的输出信号端out连接至第6级移位寄存器goa6的输入信号端in，以此类推。第一级移位寄存器goa1的复位信号端rst连接至第6级移位寄存器goa6的输出信号端out，第二级移位寄存器goa2的复位信号端rst连接至第7级移位寄存器goa7的输出信号端out，以此类推。第一级至第4级移位寄存器goa1至goa4的输入信号端in可以连接为接收启动信号。
[0065]
通常，时钟信号clk1至clk10设置成使移位寄存器goa1至goa10产生的输出信号顺序移位，以逐行扫描显示区的子像素，从而使显示区以全分辨率显示，例如对于8k分辨率的显示面板来说实现8k分辨率显示。但是这种扫描方式不适用于低分辨率显示，例如在8k显示面板上无法进行4k分辨率的显示。
[0066]
本公开实施例提供了一种栅极驱动电路的驱动方法，可以在第一模式下逐行扫描子像素，从而实现全分辨率的显示；在第二模式下逐两行扫描子像素，从而实现低分辨率的显示。下面将参考图3a和图3b来说明本公开实施例的栅极驱动电路的驱动方法。
[0067]
图3a示出了根据本公开实施例的栅极驱动电路的驱动方法在第一模式下的信号时序图。图3b示出了根据本公开实施例的栅极驱动电路的驱动方法在第二模式下的信号时序图。
[0068]
如图3a和3b所示，时钟信号clk1至clk10的高电平占空比为40％，其中高电平持续时间为4h，低电平持续时间为6h。h表示单位扫描时间，即栅极驱动电路扫描一行像素所需的时间。以8k分辨率的显示面板为例，显示面板的显示区的子像素布置成7680
×
4320阵列，在刷新频率为60hz的情况下，1帧是扫描时间是1/60秒，即扫描4320行子像素花费的时间是1/60秒，那么扫描每一行子像素花费的时间(即单位扫描时间)h＝1/60
÷
4320≈3.7μs。同理，在刷新率为120hz的情况下，单位扫描时间h为大约1.85μs。
[0069]
在第一模式下，如图3a所示，第k+1时钟信号相对于第k时钟信号而移位h，例如时钟信号clk2(第二时钟信号)相对于时钟信号clk1(第一时钟信号)移位h，时钟信号clk3(第三时钟信号)相对于时钟信号clk2(第二时钟信号)移位h，以此类推。以图2的栅极驱动电路为例，按照以上描述的移位寄存器工作原理，时钟信号clk1至clk10的这种设置可以使得第
n+1级移位寄存器goa(n+1)产生的输出信号out(n+1)相对于第n级移位寄存器goan产生的输出信号outn而移位h，如图3a所示。可以看出，在第一模式下，栅极驱动电路可以实现子像素的逐行扫描，即，依次开启各行子像素，从而可以实现全分辨率的显示。
[0070]
在第二模式下，如图3b所示，第k时钟信号与第k+1时钟信号同步并且第k时钟信号相对于第k+2时钟信号移位2h，例如时钟信号clk1(第一时钟信号)和时钟信号clk2(第二时钟信号)同步，时钟信号clk3(第三时钟信号)和时钟信号clk4(第四时钟信号)同步，时钟信号clk3(第三时钟信号)相对于时钟信号clk1(第一时钟信号)移位2h，以此类推。同样以图2的栅极驱动电路为例，按照以上描述的移位寄存器工作原理，时钟信号clk1至clk10的这种设置可以使第n级移位寄存器产生的输出信号与第n+1级移位寄存器产生的输出信号同步，并且第n级移位寄存器产生的输出信号相对于第n+2级移位寄存器产生的输出信号移位2h。可以看出，在第二模式下，栅极驱动电路可以实现子像素的逐两行扫描，即，每次开启两行子像素，从而可以实现分辨率减半的显示。
[0071]
在实际应用中，如果采用这种驱动方法来驱动图2所示的栅极驱动电路，奇数级移位寄存器的输出信号中会出现拖尾现象，而偶数级移位寄存器的输出信号中没有拖尾。下面将参考图4来对此进行详细说明。
[0072]
图4示出了图2的栅极驱动电路在第二模式下的工作原理图。
[0073]
在t1时刻，时钟信号clk1和clk2均变为低电平，使得第一级移位寄存器goa1的输出信号out1和第二级移位寄存器goa2的输出信号均变为低电平。此时由于第一级移位寄存器goa1的复位信号端连接第六级移位寄存器goa6的输出信号端，使得第六级移位寄存器goa6的输出信号out6将第一级移位寄存器goa1的上拉节点pu1复位至低电平。
[0074]
在t2时刻，由于第二级移位寄存器goa2的复位信号端与第七级移位寄存器goa7的输出信号端连接，使得第七级移位寄存器goa7的输出信号out7将第二级移位寄存器goa2的上拉节点pu2复位至低电平。
[0075]
可以看出，对于第一级移位寄存器goa1来说，其时钟信号端clk的时钟信号clk1和复位信号端rst的复位信号(即out6)在t1时刻同时跳变(clk1由高电平变为低电平，out6由低电平变为高电平)，这导致上拉节点pu和时钟信号端clk同时变为低电平，此时晶体管m3关断，而输出信号端out尚未被时钟信号端clk充分拉低，从而使输出信号端out处的输出信号out1出现拖尾。
[0076]
对于第二级移位寄存器goa2来说，由于其由第七级移位寄存器goa7的输出信号out7来复位，因此其上拉节点pu2在其时钟信号端clk的时钟信号clk2变为低电平之后(即在t2时刻)被拉低，这使得其晶体管m3可以保持导通直到输出信号端out的输出信号out2被时钟信号端clk充分拉低。因此，第二级移位寄存器goa2的输出信号out2没有拖尾。
[0077]
同样的原因，第三级移位寄存器goa3的输出信号out3出现拖尾现象，而第四级移位寄存器goa4的输出信号out4没有拖尾，以此类推。
[0078]
图5示出了图2的栅极驱动电路在第二模式下的输出信号的仿真图。从图5可以看出，由于上述原因导致奇数级移位寄存器的输出信号out1、out3、out5
……
均出现拖尾(如图5中的虚线框所标记的)，而偶数级移位寄存器的输出信号out2、out4、out6
……
相对来说没有拖尾。
[0079]
本公开的实施例提出了一种栅极驱动电路，n级级联的移位寄存器，所述n级级联
的移位寄存器分为至少一组每组包括k级级联的移位寄存器，第k级移位寄存器的时钟信号端连接为接收第k时钟信号，第n级移位寄存器的输入信号端连接至第n-i级移位寄存器的输出信号端，栅极驱动电路中的第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+j级移位寄存器的输出信号端，其中n为奇数和偶数中的一者，i和j均为正整数，1＜n＜n，(k-2)/2≤i≤k/2，k/2＜j≤k-2。在一些实施例中，i和j可以均为偶数。通过使第n级移位寄存器的复位信号端和第n+1级移位寄存器的复位信号端连接至n+j级移位寄存器的输出信号端，可以实现在两种驱动模式之间切换的同时，缓解由于上述原因导致的拖尾现象。
[0080]
图6示出了根据本公开一实施例的栅极驱动电路的结构图。在图6的栅极驱动电路600中，k＝10，i＝4，j＝6。
[0081]
如图6所示，栅极驱动电路600包括n级级联的移位寄存器goa1，goa2，
…
，goan。移位寄存器goa1，goa2，
…
，goan各自可以具有输入信号端in、输出信号端out、复位信号端rst和上拉节点pu。每个移位寄存器goa1，goa2，
…
，goan可以将自身输入信号端in的信号提供至上拉节点pu，在上拉节点pu的电位的控制下基于时钟信号端clk的信号在输出信号端out产生输出信号，以及在复位信号端rst的信号的控制下将上拉节点pu复位。在一些实施例中，移位寄存器goa1，goa2，
…
，goan中的至少一个可以具有例如以上参考图1a描述的结构，然而本公开实施例不限于此，移位寄存器goa1，goa2，
…
，goan可以根据需要采用任何结构，只要能实现上述移位寄存的功能。
[0082]
在图6中，n级级联的移位寄存器分为至少一组每组包括10级级联的移位寄存器，图6中为了简明起见仅示出了一组移位寄存器，该组移位寄存器包括10级移位寄存器goa1，goa2，
…
，goa10。第一级移位寄存器goa1连接为接收第一时钟信号clk1，第二级移位寄存器连接为接收第二时钟信号clk2，以此类推。第一级至第四级移位寄存器goa1至goa4的输入信号端in可以连接为接收启动信号，第五级移位寄存器goa5的输入信号端in连接至第1级移位寄存器goa1的输出信号端out，第六级移位寄存器goa6的输入信号端in连接至第2级移位寄存器goa2的输出信号端out，以此类推。第一级移位寄存器goa1的复位信号端rst和第二级移位寄存器goa2的复位信号端rst连接至第7级移位寄存器goa7的输出信号端out，第三级移位寄存器goa3的复位信号端rst和第四级移位寄存器goa4的复位信号端rst连接至第9级移位寄存器goa7的输出信号端out，以此类推。
[0083]
可以采用上述参考图3a和图3b的驱动方法来驱动以上参考图6描述的栅极驱动电路600。例如采用图3a和图3b的时钟信号clk1至clk10来驱动栅极驱动电路600，时钟信号clk1至clk10的占空比为[(k-2)/2/k]*100％＝40％，每个周期内的高电平持续时间为[(k-2)/2]*h＝4h，低电平持续时间为10h-4h＝6h。
[0084]
在第一模式下，如图3a所示，时钟信号clk1至clk10的高电平占空比为40％，其中高电平持续时间为4h，低电平持续时间为6h。第k+1时钟信号相对于第k时钟信号而移位h，使得第n+1级移位寄存器goa(n+1)产生的输出信号out(n+1)相对于第n级移位寄存器goan产生的输出信号outn而移位h。可以看出，在第一模式下，栅极驱动电路600可以实现子像素的逐行扫描，即，依次开启各行子像素，从而可以实现全分辨率的显示。
[0085]
在第二模式下，如图3b和图7所示，时钟信号clk1至clk10的占空比不变，第k时钟信号与第k+1时钟信号同步并且第k时钟信号相对于第k+2时钟信号移位2h，使第n级移位寄
存器产生的输出信号与第n+1级移位寄存器产生的输出信号同步，并且第n级移位寄存器产生的输出信号相对于第n+2级移位寄存器产生的输出信号移位2h，从而实现子像素的逐两行扫描。但是图7中与图4不同的是，由于栅极驱动电路中的第n级移位寄存器goan的复位信号端rst和第n+1级移位寄存器goa(n+1)的复位信号端连接至n+6级移位寄存器goa(n+6)的输出信号端，使得能够缓解或消除图5的拖尾现象。
[0086]
下面参考图7，以第一级移位寄存器goa1和第二级移位寄存器goa2为例对此进行说明。
[0087]
在t1时刻，时钟信号clk1和clk2均变为低电平，使得第一级移位寄存器goa1的输出信号out1和第二级移位寄存器goa2的输出信号均变为低电平。此时由于第一级移位寄存器goa1的复位信号端rst第二级移位寄存器goa2的复位信号端rst均连接第七级移位寄存器goa7的输出信号端out，而此时第七级移位寄存器goa7的输出信号端out的输出信号out7的高电平尚未到来，使得在t1时刻与t2时刻之间的时段，第一级移位寄存器goa1的上拉节点pu1和第二级移位寄存器goa2的上拉节点pu2均未被复位至低电平，第一级移位寄存器goa1和第二级移位寄存器goa2中的晶体管m3均保持导通状态，输出信号out1和out2的低电平分别使上拉节点pu1和pu2的电位降低。
[0088]
在t2时刻，第七级移位寄存器goa7的输出信号端out的输出信号out7的高电平尚未到来，将第一级移位寄存器goa1的上拉节点pu1和第二级移位寄存器goa2的上拉节点pu2均复位至低电平。
[0089]
可以看出，对于第一级移位寄存器goa1来说，由于其复位信号端rst的复位信号(即out7)在t1时刻没有变为高电平，而是等到t2时段之后才变为高电平，使得上拉节点pu1可以有充分的时间等待时钟信号端clk变为低电平之后再复位，从而使输出信号端out处的输出信号out1可以缓解或避免拖尾现象。对于第二级移位寄存器goa2来说，与以上图4描述的原理相同，第二级移位寄存器goa2的输出信号out2没有拖尾。第三级移位寄存器goa3和第四级移位寄存器goa4分别以类似第一级移位寄存器goa1和第二级移位寄存器goa2的方式工作，以此类推，这里不再赘述。
[0090]
图8a示出了图6的栅极驱动电路在第一模式下的输出信号的仿真图。图8b示出了图6的栅极驱动电路在第一模式下的输出信号的仿真图。从图8a和图8b可以看出，在第一模式下，栅极驱动电路600的输出信号out1至out10顺序地移位h，从而实现子像素的逐行扫描。在第二模式下，相邻两级级移位寄存器的输出信号同步，而下两级移位寄存器的输出信号相对于上两级而移位2h，从而实现子像素的逐两行扫描，其中可以看出栅极驱动电路600的输出信号out1至out10在第二模式下不再有拖尾现象。
[0091]
图9示出了根据本公开另一实施例的栅极驱动电路的结构图。图9的栅极驱动电路900中，k＝10，i＝4，j＝8。栅极驱动电路900与栅极驱动电路600类似，区别至少在j＝8。为例简明起见，下面将主要对区别部分进行详细说明。
[0092]
如图9所示，第一级移位寄存器goa1的复位信号端rst和第二级移位寄存器goa2的复位信号端rst连接至第9级移位寄存器goa9的输出信号端out9，第三级移位寄存器goa3的复位信号端rst和第四级移位寄存器goa4的复位信号端rst连接至第11级移位寄存器goa11的输出信号端out11，以此类推。同样可以采用以上参考图3a和图3b的信号时序来驱动栅极驱动电路900，类似于图7，栅极驱动电路900的第一级移位寄存器goa1和第二级移位寄存器
goa2的复位信号(out9)可以等待输出信号out1和out2变为低电平之后再变为高电平，从而缓解或消除输出信号out1中的拖尾。同样的原理，栅极驱动电路900的其他奇数级移位寄存器的输出信号的拖尾也可以被缓解或消除。
[0093]
图10示出了根据本公开另一实施例的栅极驱动电路的结构图。图10的栅极驱动电路1000中，k＝8，i＝4，j＝6。栅极驱动电路1000与图6的栅极驱动电路600类似，区别至少在k＝8。为了简明起见，将主要对区别部分进行详细说明。
[0094]
如图10所示，栅极驱动电路1000包括8个一组的移位寄存器，采用8个时钟信号clk1至clk8来控制每8个一组的移位寄存器。如图10所示，移位寄存器goa1至goa8分别连接为接收时钟信号clk1至clk8。移位寄存器goa1至goa8的输入信号端in、输出信号端out和复位信号端rst的连接方式与图6中相同，这里不再赘述。
[0095]
图11a示出了根据本公开实施例的栅极驱动电路在k＝8的情况下在第一模式下的信号时序图。图11b示出了根据本公开实施例的栅极驱动电路在k＝8的情况下在第二模式下的信号时序图。可以利用图11a和图11b所示的信号时需来驱动以上参考图10描述的栅极驱动电路1000。
[0096]
如图11a和图11b所示，时钟信号clk1至clk8是占空比为50％的周期信号，在一个信号周期中高电平持续时间为(k/2)*h＝4h，低电平持续时间为4h。在第一模式下，如图11a所示，时钟信号clk1至clk8顺序移位h，使得移位寄存器goa1至goa8的输出信号out1至out8顺序移位h。在第二模式下，如图11b所示，时钟信号clk1至clk8中两个相邻时钟信号同步，而相对于下两个相邻时钟信号而移位2h，使两个相邻级移位寄存器的输出信号同步，而相对于下两个相邻级移位寄存器的输出信号移位2h，从而实现子像素的逐两行扫描。如图11b所示，对于图10的栅极驱动电路1000，在t1时刻，提供给移位寄存器goa1和goa2的时钟信号clk1和clk2变为低电平，而在t1时刻之后的t2时刻，移位寄存器goa1和goa2的复位信号(out7)变为高电平，从而使移位寄存器goa1和goa2各自的上拉节点有足够的时间等待输出信号端变为低电平之后再复位，从而缓解或消除上述拖尾现象。同理，其他奇数级移位寄存器的拖尾现象也可以缓解或消除。
[0097]
图12示出了根据本公开另一实施例的栅极驱动电路的结构图。在图12的栅极驱动电路1200中，k＝12，i＝6，j＝8。图12的栅极驱动电路1200与图9的栅极驱动电路900类似，区别至少在k＝12且i＝6，即采用12个时钟信号clk1至clk12来控制每12个一组的移位寄存器。如图12所示，移位寄存器goa1至goa12分别连接为接收时钟信号clk1至clk12，其中第n级移位寄存器goan的输入信号in端连接至第n-6级移位寄存器goa(n-6)的输出信号端out，第n级移位寄存器goan的复位信号端rst和第n+1级移位寄存器goa(n+1)的复位信号端rst连接至n+8级移位寄存器goa(n+8)的输出信号端out。
[0098]
图13示出了根据本公开另一实施例的栅极驱动电路的结构图。在图13的栅极驱动电路1300中，k＝12，i＝6，j＝10。图13的栅极驱动电路1300与图12的栅极驱动电路1200类似，区别至少在于j＝10。如图13所示，第n级移位寄存器goan的输入信号in端连接至第n-6级移位寄存器goa(n-6)的输出信号端out，第n级移位寄存器goan的复位信号端rst和第n+1级移位寄存器goa(n+1)的复位信号端rst连接至n+10级移位寄存器goa(n+10)的输出信号端out。
[0099]
图14a示出了根据本公开实施例的栅极驱动电路在k＝12的情况下在第一模式下
的信号时序图。图14b示出了根据本公开实施例的栅极驱动电路在k＝12的情况下在第二模式下的信号时序图。可以利用图14a和图14b所示的信号时需来驱动以上描述的栅极驱动电路1200和1300中的至少之一。
[0100]
如图14a和图14b所示，时钟信号clk1至clk12是占空比为50％的周期信号，在一个信号周期中高电平持续时间为(k/2)*h＝6h，低电平持续时间为6h。在第一模式下，如图14a所示，时钟信号clk1至clk12顺序移位h，使得移位寄存器goa1至goa12的输出信号out1至out12顺序移位h。在第二模式下，如图14b所示，时钟信号clk1至clk12中两个相邻时钟信号同步，而相对于下两个相邻时钟信号而移位2h，使两个相邻级移位寄存器的输出信号同步，而相对于下两个相邻级移位寄存器的输出信号移位2h，从而实现子像素的逐两行扫描。
[0101]
如图14b所示，对于图12的栅极驱动电路1200，在t1时刻，提供给移位寄存器goa1和goa2的时钟信号clk1和clk2变为低电平，而在t1时刻之后的t2时刻，移位寄存器goa1和goa2的复位信号(out9)变为高电平，从而使移位寄存器goa1和goa2各自的上拉节点有足够的时间等待输出信号端变为低电平之后再复位，从而缓解或消除上述拖尾现象。
[0102]
如图14b所示，对于图13的栅极驱动电路1200，在t1时刻，提供给移位寄存器goa1和goa2的时钟信号clk1和clk2变为低电平，而在t1时刻之后的t3时刻，移位寄存器goa1和goa2的复位信号(out11)变为高电平，从而使移位寄存器goa1和goa2各自的上拉节点有足够的时间等待输出信号端变为低电平之后再复位，同样可以缓解或消除上述拖尾现象。
[0103]
图15示出了根据本公开另一实施例的栅极驱动电路的结构图。在图15的栅极驱动电路1500中，k＝14，i＝6，j＝8。图15的栅极驱动电路1500与图12的栅极驱动电路1200类似，区别至少在于k＝14。如图15所示，第n级移位寄存器goan的输入信号端in连接至第n-6级移位寄存器goa(n-6)的输出信号端out，第n级移位寄存器goan的复位信号端rst和第n+1级移位寄存器goa(n+1)的复位信号端rst连接至n+8级移位寄存器goa(n+8)的输出信号端out。
[0104]
然而本公开的实施例不限于此，在一些实施例中，在k＝14的情况下，可以设置i＝6，j＝10。在另一些实施例中，在k＝14的情况下，可以设置i＝8，n＝12。
[0105]
图16a示出了根据本公开实施例的栅极驱动电路在k＝14的情况下在第一模式下的信号时序图。图16b示出了根据本公开实施例的栅极驱动电路在k＝14的情况下在第二模式下的信号时序图。可以利用图16a和图16b所示的信号时需来驱动以上描述的k＝14的栅极驱动电路，例如栅极驱动电路1500。
[0106]
如图16a和图16b所示，时钟信号clk1至clk14是占空比为[(k-2)/2/k]*100％≈42.85％，在每个周期内的高电平持续时间为[(k-2)/2]*h＝6h，低电平持续时间为8h。在第一模式下，如图16a所示，时钟信号clk1至clk14顺序移位h，使得移位寄存器goa1至goa14的输出信号out1至out14顺序移位h。在第二模式下，如图16b所示，时钟信号clk1至clk14中两个相邻时钟信号同步，而相对于下两个相邻时钟信号而移位2h，使两个相邻级移位寄存器的输出信号同步，而相对于下两个相邻级移位寄存器的输出信号移位2h，从而实现子像素的逐两行扫描。
[0107]
如图16b所示，对于图15的栅极驱动电路1500，在t1时刻，提供给移位寄存器goa1和goa2的时钟信号clk1和clk2变为低电平，而在t1时刻之后的t2时刻，移位寄存器goa1和goa2的复位信号(out9)变为高电平，从而使移位寄存器goa1和goa2各自的上拉节点有足够
的时间等待输出信号端变为低电平之后再复位，从而缓解或消除上述拖尾现象。
[0108]
图17示出了根据本公开另一实施例的栅极驱动电路的结构图。在图17的栅极驱动电路1700中，k＝16，i＝8，j＝10。栅极驱动电路1700与上述栅极驱动电路1500类似，区别在于k、i和j的取值不同。如图17所示，采用16个时钟信号clk1至clk16来控制每16个一组的移位寄存器。如图12所示，移位寄存器goa1至goa16分别连接为接收时钟信号clk1至clk16，第n级移位寄存器goan的输入信号端in连接至第n-8级移位寄存器goa(n-8)的输出信号端out，第n级移位寄存器goan的复位信号端rst和第n+1级移位寄存器goa(n+1)的复位信号端rst连接至n+10级移位寄存器goa(n+10)的输出信号端out。
[0109]
然而本公开的实施例不限于此，在一些实施例中，在k＝16的情况下，可以设置i＝6，j＝8。在另一些实施例中，在k＝16的情况下，可以设置i＝8，j＝12。在又一些实施例中，在k＝16的情况下，可以设置i＝8，j＝14。
[0110]
图18a示出了根据本公开实施例的栅极驱动电路在k＝16的情况下在第一模式下的信号时序图。图18b示出了根据本公开实施例的栅极驱动电路在k＝16的情况下在第二模式下的信号时序图。可以利用图18a和图18b所示的信号时需来驱动以上描述的k＝16的栅极驱动电路，例如栅极驱动电路1700。
[0111]
如图18a和图18b所示，时钟信号clk1至clk16是占空比为50％，在每个周期内的高电平持续时间为(k/2)*h＝8h，低电平持续时间为8h。在第一模式下，如图18a所示，时钟信号clk1至clk16顺序移位h，使得移位寄存器goa1至goa16的输出信号out1至out16顺序移位h。在第二模式下，如图18b所示，时钟信号clk1至clk16中两个相邻时钟信号同步，而相对于下两个相邻时钟信号而移位2h，使两个相邻级移位寄存器的输出信号同步，而相对于下两个相邻级移位寄存器的输出信号移位2h，从而实现子像素的逐两行扫描。
[0112]
如图18b所示，对于图17的栅极驱动电路1700，在t1时刻，提供给移位寄存器goa1和goa2的时钟信号clk1和clk2变为低电平，而在t1时刻之后的t2时刻，移位寄存器goa1和goa2的复位信号(out11)变为高电平，从而使移位寄存器goa1和goa2各自的上拉节点有足够的时间等待输出信号端变为低电平之后再复位，从而缓解或消除上述拖尾现象。
[0113]
图19示出了根据本公开实施例的显示装置的示意框图。
[0114]
如图19所示，显示面板1900包括栅极驱动电路1901，栅极驱动电路1901可以由上述任意实施例的栅极驱动电路来实现，例如栅极驱动电路600、900、1000、1200、1300、1500和1700之一。显示面板可以具有8k分辨率，例如显示面板的显示区的子像素布置成7680
×
4320阵列，在刷新频率为60hz的情况下，h＝1/60
÷
4320≈3.7μs，在刷新率为120hz的情况下，h为大约1.85μs。
[0115]
图20示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。该驱动方法适用于上述任意实施例的栅极驱动电路。在该驱动方法中，向所述栅极驱动电路施加第一时钟信号至第k时钟信号，以使栅极驱动电路中的每一级移位寄存器产生输出信号。
[0116]
在步骤s2001，在第一模式下，第k+1时钟信号相对于第k时钟信号而移位h，使得第n+1级移位寄存器产生的输出信号相对于第n级移位寄存器产生的输出信号而移位h，其中h表示单位扫描时间，所述单位扫描时间为所述栅极驱动电路扫描一行像素所需的时间。
[0117]
在步骤s2002，在第二模式下，第k时钟信号与第k+1时钟信号同步并且第k时钟信号相对于第k+2时钟信号移位2h，使得第n级移位寄存器产生的输出信号与第n+1级移位寄
存器产生的输出信号同步，并且第n级移位寄存器产生的输出信号相对于第n+2级移位寄存器产生的输出信号移位2h。
[0118]
在一些实施例中，在栅极驱动电路的时钟信号的数量k满足k/2为偶数的情况下，可以将第一时钟信号至第k时钟信号设置为占空比为50％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为(k/2)*h。在一些实施例中，在栅极驱动电路的时钟信号的数量k满足k/2为奇数的情况下，可以设置第一时钟信号至第k时钟信号是占空比为[(k-2)/2/k]*100％的周期信号，第一时钟信号至第k时钟信号在每个周期内的高电平持续时间为[(k-2)/2]*h。
[0119]
本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
[0120]
在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。