移位寄存器、显示面板及显示装置的制作方法

1.本申请涉及显示技术领域，具体涉及一种移位寄存器、显示面板及显 示装置。


背景技术：

2.在有源矩阵有机发光二极管(active matrix organic light emittingdiode，amoled)显示面板中，通常利用像素电路驱动发光二极管发光。 像素电路包括多个晶体管，为了降低晶体管的漏电流现象，像素电路中会 用到氧化物晶体管，而氧化物晶体管通常为n型晶体管，因此需要一种新 的移位寄存器来控制n型晶体管的通断状态。


技术实现要素：

3.本申请实施例提供一种移位寄存器、显示面板及显示装置，能够控制 n型晶体管的通断状态。
4.第一方面，本申请实施例提供一种移位寄存器，其包括第一节点控制 模块、第二节点控制模块、上拉模块、输入模块、第一输出模块和第二输 出模块；第一节点控制模块用于在第一时钟信号端提供的第一时钟信号及 第二节点的电位的控制下，将第一时钟信号写入第一节点；第二节点控制 模块用于在第三节点的电位的控制下，将第二时钟信号端提供的第二时钟 信号写入第二节点，或者，在第二时钟信号的控制下，将第一电压端提供 的第一电压信号写入第二节点；上拉模块用于在第三节点的电位的控制下， 将第三时钟信号端提供的第三时钟信号写入第一节点；输入模块用于在第 二时钟信号和第三时钟信号的控制下，将输入信号端提供的输入信号写入 第三节点；第一输出模块用于在第一节点的电位的控制下，将第三时钟信 号传输至输出信号端；第二输出模块用于在第三节点的电位的控制下，将 第一电压信号传输至输出信号端。
5.在第一方面一种可能的实施方式中，移位寄存器还包括下拉模块，下 拉模块与第二节点、第三节点、第一时钟信号端及第二电压端电连接，用 于下拉第三节点的电位。
6.在第一方面一种可能的实施方式中，下拉模块包括第一晶体管、第二 晶体管和第一电容；
7.第一晶体管的栅极与第三节点电连接，第一晶体管的第一极与第四节 点电连接，第一晶体管的第二极与第一时钟信号端电连接；
8.第二晶体管的栅极与第二节点电连接，第二晶体管的第一极与第四节 点电连接，第二晶体管的第二极与第二电压端电连接；
9.第一电容的第一极与第四节点电连接，第一电容的第二极与第三节点 电连接。
10.在第一方面一种可能的实施方式中，第一节点控制模块包括第三晶体 管和第四晶体管；
11.第三晶体管的栅极与第二节点电连接，第三晶体管的第一极与第四晶 体管的第二极电连接，第三晶体管的第二极与第一时钟信号端电连接；
12.第四晶体管的栅极与第一时钟信号端电连接，第四晶体管的第一极与 第一节点
电连接。
13.在第一方面一种可能的实施方式中，移位寄存器还包括第二电容，第 二电容的第一极与第二节点电连接，第二电容的第二极与第三晶体管的第 一极及第四晶体管的第二极电连接。
14.在第一方面一种可能的实施方式中，第二节点控制模块包括第五晶体 管和第六晶体管；
15.第五晶体管的栅极与第二时钟信号端电连接，第五晶体管的第一极与 第一电压端电连接，第五晶体管的第二极与第二节点电连接；
16.第六晶体管的栅极与第三节点电连接，第六晶体管的第一极与第二时 钟信号端电连接，第六晶体管的第二极与第二节点电连接。
17.在第一方面一种可能的实施方式中，移位寄存器还包括第七晶体管， 第五晶体管通过第七晶体管与第二节点电连接，第七晶体管的栅极与第一 电压端电连接，第七晶体管的第一极第二节点电连接，第七晶体管的第二 极与第五晶体管的第二极电连接。
18.在第一方面一种可能的实施方式中，移位寄存器还包括第八晶体管， 第六晶体管通过第八晶体管与第二节点电连接，第八晶体管的栅极与第一 电压端电连接，第八晶体管的第一极第二节点电连接，第八晶体管的第二 极与第六晶体管的第二极电连接。
19.在第一方面一种可能的实施方式中，上拉模块包括第九晶体管，第九 晶体管的栅极与第三节点电连接，第九晶体管的第一极与第一节点电连接， 第九晶体管的第二极与第三时钟信号端电连接。
20.在第一方面一种可能的实施方式中，移位寄存器还包括第十晶体管， 第九晶体管的栅极通过第十晶体管与第三节点电连接，第十晶体管的栅极 与第一电压端电连接，第十晶体管的第一极第九晶体管的栅极电连接，第 十晶体管的第二极与第三节点电连接。
21.在第一方面一种可能的实施方式中，输入模块包括第十一晶体管和第 十二晶体管；
22.第十一晶体管的第一极与输入信号端电连接，第十一晶体管的第二极 与第十二晶体管的第一极电连接，第十二晶体管的第二极与第三节点电连 接，第十一晶体管和第十二晶体管中一者的栅极与第二时钟信号端电连接， 另一者的栅极与第三时钟信号端电连接。
23.在第一方面一种可能的实施方式中，第一输出模块包括第十三晶体管， 第十三晶体管的栅极与第一节点电连接，第十三晶体管的第一极与第三时 钟信号端电连接，第十三晶体管的第二极与输出信号端电连接；
24.第二输出模块包括第十四晶体管，第十四晶体管的栅极与第三节点电 连接，第十四晶体管的第一极与输出信号端电连接，第十四晶体管的第二 极与第一电压端电连接。
25.在第一方面一种可能的实施方式中，移位寄存器还包括第三电容，第 三电容的第一极与第三时钟信号端电连接，第三电容的第二极与第一节点 电连接。
26.在第一方面一种可能的实施方式中，移位寄存器还包括第十五晶体管， 第一节点控制模块及上拉模块通过第十五晶体管与第一节点电连接，第十 五晶体管的栅极与第一电压端电连接，第十五晶体管的第一极与第一节点 电连接，第十五晶体管的第二极与第一节点控制模块及上拉模块电连接。
27.在第一方面一种可能的实施方式中，移位寄存器还包括第十六晶体管， 输入模块及第二节点控制模块通过第十六晶体管与第三节点电连接，第十 六晶体管的栅极与第一电压电平端电连接，第十六晶体管的第一极与输入 模块及第二节点控制模块电连接，第十六晶体管的第二极与第三节点电连。
28.第二方面，本申请实施例提供一种显示面板，包括多个级联的如第一 方面任一项实施例的移位寄存器。
29.第三方面，本申请实施例提供一种显示装置，包括如第二方面的显示 面板。
30.本申请实施例中，通过第一节点控制模块、第二节点控制模块、上拉 模块、输入模块、第一输出模块及第二输出模块之间的相互配合，能够实 现输出信号端输出的扫描信号来控制n型晶体管的通断状态，从而实现对 像素电路中n型晶体管的控制。
附图说明
31.通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的 其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表 示相同或相似的特征，附图并未按照实际的比例绘制。
32.图1示出相关技术中一种示例的像素电路的结构示意图；
33.图2示出本申请一种实施例提供的移位寄存器的结构示意图；
34.图3示出本申请一种实施例提供的时序信号示意图；
35.图4示出本申请另一种实施例提供的移位寄存器的结构示意图；
36.图5示出本申请又一种实施例提供的移位寄存器的结构示意图；
37.图6示出本申请又一种实施例提供的移位寄存器的结构示意图；
38.图7示出本申请一种实施例提供的显示面板的结构示意图；
39.图8示出本申请一种实施例提供的移位寄存器的级联结构示意图；
40.图9示出本申请一种实施例提供的显示装置的结构示意图。
具体实施方式
41.下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本 申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例， 对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配 置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说， 本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实 施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
42.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用 来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者 暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语
ꢀ“
包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而 使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而 且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物 品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”ꢀ
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还 存在另外的相同要素。
43.应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一 层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个 区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。 并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域
ꢀ“
下面”或“下方”。
44.图1示出相关技术中一种示例的像素电路的结构示意图。如图1所示， 该像素电路包括七个晶体管m11～m17以及一个电容c11。晶体管m11为 驱动晶体管，晶体管m13及晶体管m14均与驱动晶体管m11的栅极电连 接。氧化物晶体管具有漏电流小的特点，为了降低晶体管m13及晶体管 m14的漏电流对驱动晶体管m11的栅极电位的影响，晶体管m13及晶体 管m14可以采用氧化物晶体管。氧化物晶体管通常为n型晶体管，n型晶 体管的导通电平为高电平，截止电平为低电平，因此，需要一种新的移位 寄存器来控制n型晶体管的通断状态。
45.为解决上述技术问题，本申请实施例提供了一种移位寄存器、显示面 板及显示装置，以下将结合附图对移位寄存器、显示面板及显示装置的各 实施例进行说明。
46.图2示出本申请一种实施例提供的移位寄存器的结构示意图。如图2 所示，本申请实施例提供的移位寄存器包括第一节点控制模块11、第二节 点控制模块12、上拉模块13、输入模块14、第一输出模块15和第二输出 模块16。
47.其中，第一节点控制模块11用于在第一时钟信号端sck1提供的第一 时钟信号sck1及第二节点n2的电位的控制下，将第一时钟信号sck1写入 第一节点n1。第二节点控制模块12用于在第三节点n3的电位的控制下， 将第二时钟信号端sck2提供的第二时钟信号sck2写入第二节点n2，或 者，在第二时钟信号sck2的控制下，将第一电压端vgl提供的第一电压 信号写入第二节点n2。上拉模块13用于在第三节点n3的电位的控制下， 将第三时钟信号端sck3提供的第三时钟信号sck2写入第一节点。输入模 块14用于在第二时钟信号sck2和第三时钟信号sck3的控制下，将输入信 号端sin提供的输入信号sin写入第三节点n3。第一输出模块15用于在第 一节点n1的电位的控制下，将第三时钟信号sck3传输至输出信号端s_out。 第二输出模块16用于在第三节点n3的电位的控制下，将第一电压端vgl 提供的第一电压信号传输至输出信号端s_out。
48.可以理解的是，第一节点控制模块11与第一时钟信号端sck1、第一 节点n1及第二节点n2电连接；第二节点控制模块12与第二时钟信号端 sck2、第一电压端vgl、第二节点n2及第三节点n3电连接；上拉模块 13与第三节点n3、第三时钟信号端sck3及第一节点n1电连接；输入模 块14与第二时钟信号端sck2、第三时钟信号端sck3、输入信号端sin 及第三节点n3电连接；第一输出模块15与第一节点n1、第三时钟信号端 sck3及输出信号端s_out电连接；第二输出模块16与第三节点n3、第一 电压端vgl及输出信号端s_out电连接。
49.另外，第一节点n1表示第一节点控制模块11、上拉模块13及第一输 出模块15之间的一个连接点，第二节点n2表示第一节点控制模块11及第 二节点控制模块12之间的一个连接点，第三节点n3表示输入模块14、上 拉模块及第二输出模块16之间的一个连接点。
50.本申请实施例中，通过第一节点控制模块11、第二节点控制模块12、 上拉模块13、输入模块14、第一输出模块15及第二输出模块16之间的相 互配合，能够实现输出信号端s_out输出的扫描信号来控制n型晶体管的 通断状态，从而实现对像素电路中n型晶体管的控制。
51.图3示出本申请一种实施例提供的时序信号示意图。本申请中，第一 电压端vgl为
固定电压端。第一电压端vgl可以为低电平直流电源端， 第一电压端vgl提供的第一电压信号(图3中未示出)可以始终为低电平 信号。本申请中，输入信号端sin提供输入信号sin，第一时钟信号端 sck1提供第一时钟信号sck1，第二时钟信号端sck2提供第二时钟信号 sck2，第三时钟信号端sck3提供第三时钟信号sck3。示例性的，在一帧 周期内，第二时钟信号sck2的第一个上升沿在第一时钟信号sck1的第一个 下降沿之前，第一时钟信号sck1的第一个下降沿在第三时钟信号sck3的第 一个上升沿之前。第一时钟信号sck1和第二时钟信号sck2的低电平占空比 可以小于50％。
52.下面结合图2中的移位寄存器结构和图3中的时序信号对本申请实施 例的移位寄存器的工作过程进行详细说明。
53.在初始时段t0，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，第一时钟信号sck1为高电平，低电平的输入信号sin通过输入 模块14传输至第三节点n3，低电平的第二时钟信号sck2和低电平的第一 电压信号通过第二节点控制模块12传输至第二节点n2，第三时钟信号 sck3通过上拉模块13传输至第一节点n1，第一输出模块15和第二输出模 块16均为导通状态，输出信号端s_out输出低电平。
54.在第一时段t1，第二时钟信号sck2及第三时钟信号sck3为低电平，输 入信号sin、第一时钟信号sck1为高电平，高电平的输入信号sin通过输入 模块14传输至第三节点n3，低电平的第一电压信号通过第二节点控制模 块12传输至第二节点n2，由于第一时钟信号sck1为高电平，没有信号传 输至第一节点n1，第一节点n1维持低电平，第一输出模块15导通，第二 输出模块16截止，输出信号端s_out输出第三时钟信号端sck3提供的低 电平。
55.在第二时段t2，第二时钟信号sck2及第三时钟信号sck3为高电平，输 入信号sin、第一时钟信号sck1为低电平，第二节点n2维持低电平，第三 节点n3维持高电平，低电平的第一时钟信号sck1通过第一节点控制模块 11传输至第一节点n1，第一输出模块15导通，第二输出模块16截止，输 出信号端s_out输出第三时钟信号端sck3提供的高电平。
56.在第三时段t3，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，第一时钟信号sck1为高电平，低电平的输入信号sin通过输入 模块14传输至第三节点n3，低电平的第一电压信号通过第二节点控制模 块12传输至第二节点n2，低电平的第三时钟信号sck3通过上拉模块13传 输至第一节点n1，第一输出模块15和第二输出模块16均导通，输出信号 端s_out输出低电平。
57.在第四时段t4，第二时钟信号sck2及第三时钟信号sck3为高电平，输 入信号sin、第一时钟信号sck1为低电平，第三节点n3维持低电平，高电 平的第二时钟信号sck2通过第二节点控制模块12传输至第二节点n2，高 电平的第三时钟信号sck3通过上拉模块13传输至第一节点n1，从而拉高 第一节点n1的电位，第一输出模块15截止，第二输出模块16导通，输出 信号端s_out输出第一电平端vgl提供的低电平。此阶段，通过上拉模块 13将第一节点n1的电位拉高，可以防止输出信号端s_out输出第三时钟信 号端sck3提供的高电平。
58.在第五时段t5，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，第一时钟信号sck1为高电平，低电平的输入信号sin通过输入 模块14传输至第三节点n3，低电平的第一电压信号通过第二节点控制模 块12传输至第二节点n2，低电平的第三时钟信号sck3通过上拉模块13传 输至第一节点n1，第一输出模块15和第二输出模块16均导通，输出信号 端s_out输出低电平。
59.后续的第六时段t6与第四时段t4相同，后续的第七阶段t7与第五时 段t5相同，在此不再详细赘述。
60.图4示出本申请另一种实施例提供的移位寄存器的结构示意图。在一 些可选的实施例中，如图4所示，本申请实施例提供的移位寄存器还可以 包括下拉模块17。下拉模块17与第二节点n2、第三节点n3、第一时钟信 号端sck1及第二电压端vgh电连接，用于下拉第三节点n3的电位。下 拉模块17可以使第三节点n3达到超低电位，从而控制输出信号端s_out 能够大部分保持低电平输出，使得移位寄存器能更好的控制像素电路中的 n型晶体管。
61.图5示出本申请又一种实施例提供的移位寄存器的结构示意图。如图 5所示，第一节点控制模块11、第二节点控制模块12、上拉模块13、输入 模块14、第一输出模块15、第二输出模块16及下拉模块17可以由元器件 组成。下面将举例说明第一节点控制模块11、第二节点控制模块12、上拉 模块13、输入模块14、第一输出模块15、第二输出模块16及下拉模块17 的具体结构。
62.在一些可选的实施例中，下拉模块17可以包括第一晶体管t1、第二 晶体管t2和第一电容c1。
63.第一晶体管t1的栅极与第三节点n3电连接，第一晶体管t1的第一 极与第四节点n4电连接，第一晶体管t1的第二极与第一时钟信号端sck1 电连接；第二晶体管t2的栅极与第二节点n2电连接，第二晶体管t2的 第一极与第四节点n4电连接，第二晶体管t2的第二极与第二电压端vgh 电连接；第一电容c1的第一极与第四节点n4电连接，第一电容c1的第 二极与第三节点n3电连接。
64.可以理解的是，第四节点n4为第一晶体管t1、第二晶体管t2及第一 电容c1之间的一个连接点。本申请中，第二电压端vgh为固定电压端。 第二电压端vgh可以为高电平直流电源端，第而电压端vgh提供的第而 电压信号(图3中未示出)可以始终为高电平信号。
65.另外，第一晶体管t1、第二晶体管t2可以是p型晶体管，也可以是 n型晶体管，本申请对第一晶体管t1、第二晶体管t2的类型不作限定。 下面以第一晶体管t1、第二晶体管t2均为p型晶体管为例进行说明。
66.在第三阶段t3，第二节点n2和第三节点n3均为低电平，第一晶体管 t1和第二晶体管t2均导通，第二电压端vgh提供的高电平的第二电压信 号通过第二晶体管t2传输至第一电容c1的第一极，以初始化第一电容c1 的第一极。在第四阶段t4，第一晶体管t1仍为导通状态，第一时钟信号端 sck1提供第一时钟信号sck1跳变到低电平，从而短时间内将第一电容c1 的第一极的电位拉低，由于第一电容c1的耦合作用，第一电容c1的第二 极的电位也被瞬间拉低，从而进一步拉低第三节点n3的电位。
67.在一些可选的实施例中，如图5所示，第一节点控制模块11包括第三 晶体管t3和第四晶体管t4。
68.第三晶体管t3的栅极与第二节点n2电连接，第三晶体管t3的第一 极与第四晶体管t4的第二极电连接，第三晶体管t3的第二极与第一时钟 信号端sck1电连接。第四晶体管t4的栅极与第一时钟信号端sck1电连 接，第四晶体管t4的第一极与第一节点n1电连接。
69.在一些可选的实施例中，如图6所示，移位寄存器还包括第二电容c2， 第二电容c2的第一极与第二节点n2电连接，第二电容c2的第二极与第 三晶体管t3的第一极及第四晶体管t4的第二极电连接。
70.第三晶体管t3和第四晶体管t4可以是p型晶体管，也可以是n型晶 体管，本申请对第三晶体管t3和第四晶体管t4的类型不作限定。下面以 第三晶体管t3和第四晶体管t4均为p型晶体管为例进行说明。
71.在第一时段t1，第二节点n2维持低电平；在第二时段t2，第一时钟 信号端sck1提供第一时钟信号sck1跳变到低电平，第四晶体管t4导通， 由于第二电容c2的耦合作用，进一步拉低第二节点n2的电位，使第三晶 体管t3充分导通，低电平的第一时钟信号sck1通过第三晶体管t3和第四 晶体管t4传输至第一节点n1，从而使第一节点n1维持低电平。
72.在一些可选的实施例中，如图5所示，第二节点控制模块12包括第五 晶体管t5和第六晶体管t6。第五晶体管t5的栅极与第二时钟信号端 sck2电连接，第五晶体管t5的第一极与第一电压端vgl电连接，第五 晶体管t5的第二极与第二节点n2电连接。第六晶体管t6的栅极与第三 节点n3电连接，第六晶体管t6的第一极与第二时钟信号端sck2电连接， 第六晶体管t6的第二极与第二节点n2电连接。
73.在一些可选的实施例中，如图6所示，移位寄存器还包括第七晶体管 t7，第五晶体管t5通过第七晶体管t7与第二节点电连接。具体的，第七 晶体管t7的栅极与第一电压端vgl电连接，第七晶体管t7的第一极第二 节点n2电连接，第七晶体管t7的第二极与第五晶体管t5的第二极电连 接。
74.在一些可选的实施例中，请继续参考图6，移位寄存器还包括第八晶 体管t6，第六晶体管t6通过第八晶体管t8与第二节点n2电连接。具体 的，第八晶体管t8的栅极与第一电压端vgl电连接，第八晶体管t8的第 一极第二节点n2电连接，第八晶体管t8的第二极与第六晶体管t6的第 二极电连接。
75.示例性的，第七晶体管t7和第八晶体管t8可以为p型晶体管。第七 晶体管t7和第八晶体管t8始终处于导通状态。
76.如上文所述，在第二时段t2，第二节点n2的电位由于第二电容c2的 耦合作用会被进一步拉低，第七晶体管t7可以避免第五晶体管t5的第二 极受到较大的压力(stress)，避免第五晶体管t5被击穿；第八晶体管t8 可以避免第六晶体管t6的第二极受到较大的压力(stress)，避免第六晶 体管t6被击穿。
77.在一些可选的实施例中，如图5所示，上拉模块13包括第九晶体管 t9，第九晶体管t9的栅极与第三节点n3电连接，第九晶体管t9的第一 极与第一节点n1电连接，第九晶体管t9的第二极与第三时钟信号端sck3 电连接。以第九晶体管t9为p型晶体管为例，在第四时段t4，第三节点 n3维持低电平，第九晶体管t9导通，第三时钟信号端sck3提供的高电 平的第三时钟信号sck3通过第九晶体管t9传输至第一节点n1，使第一节 点n1变为高电平。也就是说，在第四时段t4，第九晶体管t9构成了第一 节点n1和第三节点n3之间的反相器，避免输出信号端s_out输出第三时 钟信号端sck3提供的高电平的第三时钟信号sck3。
78.在一些可选的实施例中，如图6所示，移位寄存器还包括第十晶体管 t10，第九晶体管t9的栅极通过第十晶体管t10与第三节点n3电连接。 具体的，第十晶体管t10的栅极与第一电压端vgl电连接，第十晶体管 t10的第一极第九晶体管t9的栅极电连接，第十晶体管t10的第二极与第 三节点n3电连接。
79.示例性的，第十晶体管t10可以为p型晶体管。第十晶体管t10始终 处于导通状态。如上文所述，在第四时段t4，第三节点n3的电位由于第 一电容c1的耦合作用会被进一步拉
低，第十晶体管t10可以避免第九晶 体管t9的栅极受到较大的压力(stress)，避免第九晶体管t9被击穿。
80.在一些可选的实施例中，如图5所示，输入模块14包括第十一晶体管 t11和第十二晶体管t12。第十一晶体管t11的第一极与输入信号端sin 电连接，第十一晶体管t11的第二极与第十二晶体管t12的第一极电连接， 第十二晶体管t12的第二极与第三节点n3电连接，第十一晶体管t11和 第十二晶体管t12中一者的栅极与第二时钟信号端sck2电连接，另一者 的栅极与第三时钟信号端sck3电连接。图5中示例性的示出了第十一晶 体管t11的栅极和第二时钟信号端sck2电连接，第十二晶体管t12的栅 极与第三时钟信号端sck3电连接。图5中示例性的示出了第十一晶体管 t11的栅极和第三时钟信号端sck3电连接，第十二晶体管t12的栅极与 第二时钟信号端sck2电连接。
81.在一些可选的实施例中，如图5所示，第一输出模块15包括第十三晶 体管t13，第十三晶体管t13的栅极与第一节点n1电连接，第十三晶体管 t13的第一极与第三时钟信号端sck3电连接，第十三晶体管t13的第二 极与输出信号端s_out电连接。第二输出模块16包括第十四晶体管t14， 第十四晶体管t14的栅极与第三节点n3电连接，第十四晶体管t14的第 一极与输出信号端s_out电连接，第十四晶体管t14的第二极与第一电压 端vgl电连接。
82.在一些可选的实施例中，如图6所示，移位寄存器还包括第三电容c3， 第三电容c3的第一极与第三时钟信号端sck3电连接，第三电容c3的第 二极与第一节点n1电连接。通过设置第三电容c3，能够更好的维持第一 节点n1的电位。
83.在一些可选的实施例中，如图6所示，移位寄存器还包括第十五晶体 管t15，第一节点控制模块11及上拉模块13通过第十五晶体管t15与第 一节点n1电连接。第十五晶体管t15的栅极与第一电压端vgl电连接， 第十五晶体管t15的第一极与第一节点n1电连接，第十五晶体管t15的 第二极与第一节点控制模块11及上拉模块13电连接。示例性的，第十五 晶体管t15的第二极与第四晶体管t4的第一极以及第九晶体管t9的第一 极电连接。
84.示例性的，第十五晶体管t15可以为p型晶体管。第十五晶体管t15 始终处于导通状态。在第三时段t3，第三时钟信号sck3跳变到低电平，由 于第三电容c3的耦合作用，第一节点n1电位被进一步拉低，第十五晶体 管t15可以避免第九晶体管t9的第一极和第四晶体管t4的第一极受到较 大的压力(stress)，避免第九晶体管t9和第四晶体管t4被击穿。
85.在一些可选的实施例中，如图6所示，移位寄存器还包括第十六晶体 管t16，输入模块14及第二节点控制模块12通过第十六晶体管t16与第 三节点n3电连接，第十六晶体管t16的栅极与第一电压端vgl电连接， 第十六晶体管t16的第一极与输入模块14及第二节点控制模块12电连接， 第十六晶体管t16的第二极与第三节点n3电连。示例性的，第十六晶体 管t16的第一极与第六晶体管t6的栅极以及第十二晶体管t12的第二极 均电连接。
86.示例性的，第十六晶体管t16可以为p型晶体管。第十六晶体管t16 始终处于导通状态。如上文所述，在第四时段t4，第三节点n3的电位由 于第一电容c1的耦合作用会被进一步拉低，第十六晶体管t16可以避免 第六晶体管t6的栅极以及第十二晶体管t12的第二极受到较大的压力 (stress)，避免第六晶体管t6以及第十二晶体管t12被击穿。
87.以下以各晶体管均为p型晶体管，结合图3所示的时序图和图5所示 的移位寄存器的电路结构，对移位寄存器的工作过程进一步说明。
88.在初始时段t0，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，
第一时钟信号sck1为高电平，第十一晶体管t11和第十二晶体 管t12导通，低电平的输入信号sin通过输入模块14传输至第三节点n3； 第五晶体管t5、第六晶体管t6及第九晶体管t9导通，低电平的第二时钟 信号sck2通过第六晶体管t6传输至第二节点n2，低电平的第一电压信号 通过第五晶体管t5传输至第二节点n2，第三时钟信号sck3通过第九晶体 管t9传输至第一节点n1，第十三晶体管t13和第十四晶体管t14均为导 通状态，输出信号端s_out输出低电平。
89.在第一时段t1，第二时钟信号sck2及第三时钟信号sck3为低电平，输 入信号sin、第一时钟信号sck1为高电平，第十一晶体管t11和第十二晶 体管t12仍为导通状态，高电平的输入信号sin通过输入模块14传输至第 三节点n3；第五晶体管t5仍为导通状态，第六晶体管t6截止，低电平的 第一电压信号通过第五晶体管t5传输至第二节点n2，由于第一时钟信号 sck1为高电平，没有信号传输至第一节点n1，第一节点n1维持低电平， 第十三晶体管t13导通，第十四晶体管t14截止，输出信号端s_out输出 第三时钟信号端sck3提供的低电平。
90.在第二时段t2，第二时钟信号sck2及第三时钟信号sck3为高电平，输 入信号sin、第一时钟信号sck1为低电平；第十一晶体管t11和第十二晶 体管t12截止，第三节点n3维持高电平；第五晶体管t5和第六晶体管t6 截止，第二节点n2维持低电平；第三晶体管t3和第四晶体管t4导通， 低电平的第一时钟信号sck1通过第三晶体管t3和第四晶体管t4传输至第 一节点n1，第十三晶体管t13导通，第十四晶体管t14截止，输出信号端 s_out输出第三时钟信号端sck3提供的高电平。
91.在第三时段t3，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，第一时钟信号sck1为高电平；第十一晶体管t11和第十二晶体 管t12导通，低电平的输入信号sin通过第十一晶体管t11和第十二晶体 管t12传输至第三节点n3；第五晶体管t5、第六晶体管t6和第九晶体管 t9导通，低电平的第二时钟信号sck2通过第六晶体管t6传输至第二节点 n2，低电平的第一电压信号通过第五晶体管t5传输至第二节点n2，低电 平的第三时钟信号sck3通过第九晶体管t9传输至第一节点n1，第十三晶 体管t13和第十四晶体管t14均导通，输出信号端s_out输出低电平。
92.在第四时段t4，第二时钟信号sck2及第三时钟信号sck3为高电平，输 入信号sin、第一时钟信号sck1为低电平；第十一晶体管t11和第十二晶 体管t12截止，第三节点n3维持低电平；第五晶体管t5截止，第六晶体 管t6导通，高电平的第二时钟信号sck2通过第六晶体管t6传输至第二节 点n2；第九晶体管t9导通，高电平的第三时钟信号sck3通过第九晶体管 t9传输至第一节点n1，从而拉高第一节点n1的电位，第十三晶体管t13 截止，第十四晶体管t14导通，输出信号端s_out输出第一电平端vgl提 供的低电平。
93.在第五时段t5，输入信号sin、第二时钟信号sck2及第三时钟信号sck3 为低电平，第一时钟信号sck1为高电平；第十一晶体管t11和第十二晶体 管t12导通，低电平的输入信号sin通过第十一晶体管t11和第十二晶体 管t12传输至第三节点n3；第五晶体管t5、第六晶体管t6和第九晶体管 t9导通，低电平的第二时钟信号sck2通过第六晶体管t6传输至第二节点 n2，低电平的第一电压信号通过第五晶体管t5传输至第二节点n2，低电 平的第三时钟信号sck3通过第九晶体管t9传输至第一节点n1，第十三晶 体管t13和第十四晶体管t14均导通，输出信号端s_out输出低电平。
94.后续的第六时段t6与第四时段t4相同，后续的第七阶段t7与第五时 段t5相同，在此不再详细赘述。
95.另外，在第三阶段t3，第二节点n2和第三节点n3均为低电平，第一 晶体管t1和第二晶体管t2均导通，第二电压端vgh提供的高电平的第 二电压信号通过第二晶体管t2传输至第一电容c1的第一极，以初始化第 一电容c1的第一极。在第四阶段t4，第一晶体管t1仍为导通状态，第一 时钟信号端sck1提供第一时钟信号sck1跳变到低电平，从而短时间内将 第一电容c1的第一极的电位拉低，由于第一电容c1的耦合作用，第一电 容c1的第二极的电位也被瞬间拉低，从而进一步拉低第三节点n3的电位。
96.图7示出本申请一种实施例提供的显示面板的结构示意图。如图7所 示，显示面板100包括显示区aa和非显示区na。显示区aa包括像素电 路(未示出)和扫描线20。非显示区na包括栅极驱动电路10，栅极驱动 电路10包括多个级联的如上述任意一项实施例所述的移位寄存器。显示面 板100可以是双栅驱动，即在显示区aa的两侧均设置有栅极驱动电路。
97.本申请实施例提供的显示面板，具有本申请上述任一项实施例提供的 移位寄存器的有益效果，具体可以参考上述各实施例对于移位寄存器的具 体说明，本实施例在此不再赘述。
98.图8示出本申请一种实施例提供的移位寄存器的级联结构示意图。在 一些可选的实施例中，如图8所示，栅极驱动电路10包括n个级联的如上 述任意一项实施例的移位寄存器，n为大于1的正整数。除最后一级移位 寄存器sr_n之外，其余每一级移位寄存器的输出信号端与其下一级移位 寄存器的输入信号端sin电连接。
99.示例性的，显示面板可以设置四条时钟信号线31、32、33、34，时钟 信号线31与第一时钟信号端sck1连接，时钟信号线32与第二时钟信号 端sck2连接，时钟信号线33与第三时钟信号端sck3，时钟信号线34与 第四时钟信号端sck4连接。示例性的，第奇数级移位寄存器中需要与第 一时钟信号端sck1电连接的各晶体管与时钟信号线31连接，第奇数级移 位寄存器中需要与第二时钟信号端sck2电连接的各晶体管与时钟信号线 32连接，第奇数级移位寄存器中需要与第三时钟信号端sck3电连接的各 晶体管与时钟信号线33连接。第偶数级移位寄存器中需要与第一时钟信号 端sck1电连接的各晶体管与时钟信号线32连接，第偶数级移位寄存器中 需要与第二时钟信号端sck2电连接的各晶体管与时钟信号线31连接，第 偶数级移位寄存器中需要与第三时钟信号端sck3电连接的各晶体管与时 钟信号线34连接。第四时钟信号端sck4提供的时钟信号可以与第三时钟 信号端sck3提供的时钟信号相同，但两者的高电平相互错位。
100.另外，第一级移位寄存器sr_1的输入信号端sin与起始信号端stv 电连接。
101.本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考 图9，图9是本申请实施例提供的一种显示装置的结构示意图。图9提供的 显示装置1000包括本申请上述任一实施例提供的显示面板100。图9实施 例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施 例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功 能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置， 具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施 例对于显示面板的具体说明，本实施例在此不再赘述。
102.依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的 细节，也不
限制该申请仅为所述的具体实施例。显然，根据以上描述，可 作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好 地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地 利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其 全部范围和等效物的限制。