栅极驱动电路及其显示装置的制作方法

1.本实用新型涉及显示技术领域，特别涉及一种栅极驱动电路及其显示装置。


背景技术：

2.近年来，由于液晶显示器具有高品质的影像显示能力与低耗电的特性，因此其已经被普遍作为显示装置。
3.以液晶显示器而言，其显示面板主要是由驱动电路来驱动，且驱动电路包含栅极驱动电路与源极驱动电路。栅极驱动电路依序产生栅极信号于栅极线上传送，用以驱动显示面板。图1示出了根据现有技术的显示面板的结构示意图。显示面板100包括显示区110、源极驱动电路120以及栅极驱动电路130。显示区110包括由多条数据线(n条数据线dl1～dln)与多条栅极线(m条栅极线gl1～glm)交错配置而形成的阵列以及多个像素单元115，且像素单元115配置于上述阵列中。源极驱动电路120耦接数据线dl1～dln，并将数据信号通过数据线传送至显示区110，而栅极驱动电路耦接栅极线gl1～glm，并将栅极驱动信号通过栅极线传送至显示区110。每个像素单元115包括第一薄膜晶体管t、液晶电容c
lc
以及储存电容c
st
，其中第一薄膜晶体管t的栅极与栅极线相连。在栅极驱动电路中，薄膜晶体管的沟道层可以由非晶硅或铟镓锌氧化物(igzo)等材料制成。但是两种材料制成的栅极驱动电路中，非晶硅元件的栅极驱动电路是基于enhance mode(增强模式)设计的，而igzo元件的栅极驱动电路需要基于depletion mode(耗尽模式)设计的。因此，当栅极驱动电路采用铟镓锌氧化物(igzo)制成时，不能采用非晶硅元件的栅极驱动电路设计，否则容易出现漏电流现象，使得输出信号会有涟波现象产生。


技术实现要素：

4.鉴于上述问题，本实用新型的目的在于提供一种栅极驱动电路，通过稳定模块保持q点的电压不变，保证多个栅极驱动信号波形输出的一致性，降低亮线的产生。
5.根据本实用新型的一方面，提供一种栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括：
6.预充模块，与上一级的栅极驱动单元的输出端连接，根据前级传递信号对第一节点进行充电；
7.下拉模块，与下一级的栅极驱动单元的输出端连接，根据后级传递信号对第一节点进行放电；
8.输出模块，与所述预充模块和所述下拉模块连接于所述第一节点，并根据第一时钟信号组中的任一个时钟信号以及第一节点的电压产生本级传递信号，以及根据第二时钟信号组中的多个时钟信号以及第一节点的电压产生多个本级栅极驱动信号；
9.稳定模块，与所述输出模块和第一节点连接，以稳定所述第一节点的电压以及将所述传递信号和多个栅极驱动信号维持于低电平信号。
10.优选地，所述预充模块包括：
11.第一晶体管，所述第一晶体管的控制端接收前级传递信号，第一端接收多个前级栅极驱动信号中的一个前级栅极驱动信号，第二端与第一节点连接。
12.优选地，所述栅极驱动单元为第一级栅极驱动单元时，所述第一晶体管的控制端接收第一启动信号，第一端接收第二启动信号。
13.优选地，所述输出模块包括：
14.第二晶体管，控制端与第一节点连接，第一端接收第一时钟信号组中的任一个时钟信号，第二端与所述栅极驱动电路的第一输出端连接，所述第一输出端为本级传递信号端；
15.第三晶体管，控制端与第一节点连接，第一端接收第二时钟信号组中的任一个时钟信号，第二端与所述栅极驱动电路的第二输出端连接，所述第二输出端为本级第一栅极驱动信号端；
16.第四晶体管，控制端与第一节点连接，第一端接收第二时钟信号组中的任一个未被选择的时钟信号，第二端与所述栅极驱动电路的第三输出端连接，所述第三输出端为本级第二栅极驱动信号端；
17.第五晶体管，控制端与第一节点连接，第一端与接收第二时钟信号组中的任一个未被选择的时钟信号，第二端与所述栅极驱动电路的第四输出端连接，所述第四输出端为本级第三栅极驱动信号端；
18.电容，连接在所述第二晶体管的控制端与第二端之间。
19.优选地，所述稳定模块包括：
20.第六晶体管，控制端和第一端与电源电压连接；
21.第七晶体管，控制端与所述第一节点连接，第一端与所述第六晶体管的第二端连接，第二端接收第二低电压信号；
22.第八晶体管，控制端与所述第六晶体管的第二端连接，第二端与第一节点连接；
23.第九晶体管，控制端与所述第六晶体管的第二端连接，第一端接收第二低电压信号，第二端与所述第八晶体管的第一端连接；
24.第十晶体管，控制端与所述第六晶体管的第二端连接，第一端接收第二低电压信号，第二端与本级传递信号端连接；
25.第十一晶体管，控制端与所述第六晶体管的第二端连接，第一端接收第一低电压信号，第二端与本级第一栅极驱动信号端连接；
26.第十二晶体管，控制端与所述第六晶体管的第二端连接，第一端接收第一低电压信号，第二端与本级第二栅极驱动信号端连接；
27.第十三晶体管，控制端与所述第六晶体管的第二端连接，第一端接收第一低电压信号，第二端与本级第三栅极驱动信号端连接。
28.优选地，所述下拉模块包括：
29.第十四晶体管，控制端与后级传递信号端连接，第一端与任一个后级栅极驱动信号端连接，第二端与第一节点连接。
30.优选地，第一节点在预充电后，电源电压经由所述第六晶体管，第七晶体管，第九晶体管以及第八晶体管到达所述第一节点，维持所述第一节点的电位水平。
31.优选地，所述第一时钟信号组包括多个占空比为1/3，电压范围为-11v～18v的时
钟信号，所述第二时钟信号组包括多个为占空比为1/9，电压范围为-7v～18v的时钟信号。
32.优选地，所述第一时钟信号组的多个时钟信号相位不同，所述第二时钟信号组的多个时钟信号相位不同。
33.根据本实用新型的另一方面，提供一种显示装置，包括如前述所述的栅极驱动电路。
34.本实用新型提供的栅极驱动电路，采用了新的稳定第一节点q电压的设计，保证了q点的电压的稳定性，降低了漏电的情况和亮线问题，简化了电路设计，增加了设计空间，有利于实现窄边框并降低电路功耗。
35.本实用新型提供的栅极驱动电路，由于四个第二端使用了四个不同相位的时钟信号，在对像素单元进行充电时，减少了相邻的栅极线中波形的交叠周期，降低了在显示时的横纹情况，提高了显示装置的品质。
附图说明
36.通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
37.图1示出了根据现有技术的显示面板的结构示意图；
38.图2示出了根据本实用新型实施例的栅极驱动单元的结构图；
39.图3示出了根据本实用新型实施例的栅极驱动单元的电路示意图；
40.图4示出了根据本实用新型实施例的栅极驱动电路中的3级栅极驱动单元的示意性结构图；
41.图5示出了图4中栅极驱动电路的控制信号的时序图；
42.图6示出了根据本实用新型实施例的栅极驱动单元的工作波形图。
具体实施方式
43.以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
44.下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。
45.图2示出了根据本实用新型实施例的栅极驱动单元的结构图，图3示出了根据本实用新型实施例的栅极驱动单元的电路示意图。该栅极驱动单元200例如为栅极驱动电路中的第i(i≥1)级栅极驱动单元，可用于图1所示的栅极驱动电路130，其中，栅极驱动电路130包括多个级联的栅极驱动单元200，每个栅极驱动单元200可以输出三个栅极驱动信号分别至三条栅极线。
46.参考图2和图3，每一级栅极驱动单元200都包括前级信号输入端zn-1，gn-1，后级信号输入端zn+1，gn+3，第一时钟信号端clk1，第二时钟信号端clk4，第三时钟信号端clk5，第四时钟信号端clk6，第一低电平信号端vgl和第二低电平信号端vgl1，以及本级第一输出端zn，本级第二输出端gn，本级第三输出端gn+1和本级第四输出端gn+2。具体的，栅极驱动单元200包括预充模块210，下拉模块220，输出模块230以及稳定模块240。
47.具体的，预充模块210与前级信号输入端连接，用于接收上一级栅极驱动单元的前
级栅极驱动信号gn-1和前级传递信号zn-1，输出端与第一节点q连接，用于根据前级栅极驱动信号gn-1和前级传递信号zn-1对第一节点q进行预充电。例如，在前级传递信号zn-1为高电平时，将前级栅极驱动信号gn-1提供至第一节点q。结合图3所示，预充模块210包括第一晶体管t1，第一晶体管t1的控制端与前级传递信号zn-1连接，第一端与前级栅极驱动信号gn-1连接，第二端与第一节点q连接。
48.在其他实施例中，当栅极驱动单元200为栅极驱动电路级联的多个栅极驱动单元中的第一级时，预充模块210根据第一启动信号stv1和第二启动信号stv2对第一节点q进行预充电，即，第一晶体管t1的控制端与第一启动信号stv1连接，第一端与第二启动信号端stv2连接。
49.下拉模块220与预充模块210连接于第一节点q，并与后级栅极驱动信号gn+3和后级传递信号zn+1连接，用于根据后级栅极驱动信号gn+3和后级传递信号zn+1将q点电位拉低，进而拉低本级第一栅极驱动信号gn，第二栅极驱动信号gn+1和第三栅极驱动信号gn+2。具体的，下拉模块220包括第十四晶体管t14，第十四晶体管t14的控制端与后级传递信号zn+1连接，第一端与后级栅极驱动信号gn+3连接。
50.输出模块230与预充模块210和下拉模块220连接于q点，包括四个时钟信号输入端以及四个输出端。在q点电位为高电平时，第一输出端zn将第一时钟信号clk1输出为本级传递信号zn，第二输出端gn将第二时钟信号clk4输出为本级第一栅极驱动信号gn，第三输出端gn+1将第三时钟信号clk5输出为本级第二栅极驱动信号gn+1，第四输出端gn+2将第四时钟信号clk6输出为本级第三栅极驱动信号gn+2。
51.在该实施例中，输出模块230包括第二晶体管t2，第三晶体管t3，第四晶体管t4，第五晶体管t5以及电容c1。第二晶体管t2的控制端与q点连接，第一端与第一时钟信号clk1连接，第二端与第一输出端zn连接，用于将第一时钟信号clk1输出为本级传递信号zn，电容c1连接在第二晶体管t2的控制端与第二端之间。第三晶体管t3的控制端与q点连接，第一端与第二时钟信号clk4连接，第二端与第二输出端gn连接，用于将第二时钟信号clk4输出为本级第一栅极驱动信号gn。第四晶体管t4的控制端与q点连接，第一端与第三时钟信号clk5连接，第二端与第三输出端gn+1连接，用于将第三时钟信号clk5输出为本级第二栅极驱动信号gn+1。第五晶体管t5的控制端与q点连接，第一端与第四时钟信号clk6连接，第二端与第四输出端gn+2连接，用于将第四时钟信号clk6输出为本级第三栅极驱动信号gn+2。
52.在该实施例中，本领域的技术人员可以理解的是，一共具有12个时钟信号clk1～clk12，分为两组，其中，第一时钟信号组包括clk1～clk3为信号传递组，其电压为-11v～18v，在栅极驱动电路中，信号传递组的时钟信号clk1～clk3与第一时钟信号端连接，图2和图3中第一时钟信号端仅为多个级联的栅极驱动单元中的一种情况，例如，第一时钟信号端还可以与clk2或clk3连接。第二时钟信号组包括clk4～clk12为驱动信号组，其电压为-7v～18v，在栅极驱动电路中，第二时钟信号端至第四时钟信号端分别与驱动信号组的时钟信号clk4～clk12中的任意三个信号连接，而不仅限于clk4～clk6。
53.稳定模块240与预充模块210，下拉模块220以及输出模块230连接与q点，接收电源电压信号vdd以及第一低电平信号vgl和第二低电平信号vgl1，用于保持q点的电位水平以及将第一低电平信号vgl和第二低电平信号vgl1分别提供至第一输出端zn至第四输出端gn+2。
54.在该实施例中，稳定模块240包括第六晶体管t6至第十三晶体管t13，第六晶体管t6的控制端接收电源电压信号vdd，第一端与控制端连接，第二端与第八晶体管t8至第十三晶体管t13的控制端、第七晶体管t7的第二端连接。第九晶体管t9的第一端与第二低电平信号vgl1连接，第二端与第八晶体管t8的第一端连接，第八晶体管t8的第二端与q点连接。第十晶体管t10的第一端与第二低电平信号vgl1连接，第二端与第一输出端zn连接。第十一晶体管t11的第一端与第一低电平信号vgl连接，第二端与第二输出端gn连接。第十二晶体管t12的第一端与第一低电平信号vgl连接，第二端与第三输出端gn+1连接。第十三晶体管t13的第一端与第一低电平信号vgl连接，第二端与第四输出端gn+2连接。
55.在该实施例中，第六晶体管t6的第二端始终为高电平，因此第八晶体管t8至第十三晶体管t13始终处于打开状态。此时，当q点为高电压时，第七晶体管t7导通，第六晶体管t6第二端的高电压从第七晶体管t7的第二端到达第一端并经由第九晶体管t9和第八晶体管t8到达q点，当q点电压发生波动时，可以根据此回路保持q点电压的稳定性。
56.本申请的栅极驱动单元中，预充模块210，下拉模块220，输出模块230以及稳定模块240共享q点，通过稳定模块240对q点的电压进行稳定，不仅保证了q点的自举能力，而且藉由波形的耦和作用下使得q点在栅极输出时电压能够保持在相同的电压。
57.图4示出了根据本实用新型实施例的栅极驱动电路中的3级栅极驱动单元的示意性结构图。
58.显示装置300包括栅极驱动电路330，源极驱动电路(图4未示出)和显示面板110。在显示面板110中，包括排列成阵列的多个像素单元，位于同一行的像素单元相连并向显示面板110的边缘区域引出一条栅极线，从而形成栅极线gate1～gate9，如图4所示。
59.本申请中栅极驱动电路330例如为集成栅极驱动电路(gate driver in array，gia)，包括依次级联的多个栅极驱动单元200。多个栅极驱动单元200分别与显示面板110上的栅极线对应连接，经由栅极线按行选择显示面板110上的像素单元，经由数据线按列提供相应的灰阶信号以实现图像显示。在该实施例中，每个栅极驱动单元200包括三个栅极驱动信号输出端，因此显示面板110引出的9条栅极线gate1～gate9，只需要三个栅极驱动单元200即可驱动。
60.在优选地实施例中，栅极驱动电路330为双侧结构，包括两组栅极驱动单元，这两组栅极驱动单元分别级联设置于显示面板110的左右两侧，包括第一部分330a和第二部分330b。第一部分330a包括第一组级联的栅极驱动单元stage1至栅极驱动单元stage3，第二部分330b包括第二组级联的栅极驱动单元stage1至栅极驱动单元stage3。
61.在优选地实施例中，每条栅极线分别由两组栅极驱动单元进行驱动，如图4所示。栅极线gate1由第一部分330a中的栅极驱动单元stage1和第二部分330b中的栅极驱动单元stage1共同驱动，实现双向驱动，可以进一步提高栅极驱动电路的驱动能力。
62.每一级的栅极驱动单元200中，第一时钟信号端与多条第一时钟信号组clk1～clk3中的任一条连接以接收时钟信号，第二时钟信号端至第四时钟信号端与多条第二时钟信号组clk4～clk12中的任意三条连接以接收时钟信号。例如，栅极驱动单元stage1分别与clk1，clk4，clk5以及clk6连接，栅极驱动单元stage2分别与clk2，clk7，clk8以及clk9连接。
63.当栅极驱动单元200为第一级的栅极驱动单元，其与前级信号输入端zn-1和gn-1
连接端口与第一启动信号线stv1和第二启动信号线stv2连接。
64.本实用新型实施例的栅极驱动单元200，预充模块210，下拉模块220，输出模块230以及稳定模块240共享q点，且稳定模块240提高了q点电压的稳定性，从而降低了漏电现象。
65.图5示出了图4中栅极驱动电路的控制信号的时序图。
66.如图所示，时钟信号clk1～clk12均为方波信号，时钟周期为9t，其中，第一时钟信号组包括clk1～clk3，占空比为1/3，电压范围为-11v～18v，第二时钟信号组包括clk4～clk12，占空比为1/9，电压范围为-7v～18v，t为预定时钟周期，例如为系统时钟信号的最小时钟周期或其整数倍。
67.第一启动信号stv1和第二启动信号线stv2为单脉冲信号，第一启动信号stv1的高电平持续时间为3t，电压范围为-11v～18v，第二启动信号stv2的高电平持续时间为1t，电压范围为-7v～18v。
68.在该实施例中，第二启动信号stv2和第一启动信号stv1在同一时刻出现下降沿。同时，时钟信号clk1和clk4在第二启动信号stv2和第一启动信号stv1的下降沿启动，时钟信号clk2和clk3与时钟信号clk1相比相位依次延后3t，时钟信号clk5～clk12与时钟信号clk4相比相位依次延后t。
69.图6示出了根据本实用新型实施例的栅极驱动单元的工作波形图，其中，横坐标表示时间t，纵坐标表示信号电平v，以下参照图3和图6，以第一级栅极驱动单元stage1为例进行详细说明。
70.如上文所述，第一级栅极驱动单元stage1的前级信号输入端用于接收第一启动信号stv1和第二启动信号stv2，后级信号输入端用于接收后级传递信号z2和后级驱动信号g4，第一时钟信号端至第四时钟信号端分别接收时钟信号clk1，clk4，clk5和clk6，两个低电平信号端分别接收第一低电平信号vgl和第二低电平信号vgl1。
71.在第一阶段，即t1至t2阶段，当第一启动信号stv1由低电平变为高电平时，第一晶体管t1导通，第一晶体管t1将第二启动信号stv2提供给第一节点q，在第二启动信号stv2为高电平时对q点进行预充电，q点的电位由低电平变为高电平，第二晶体管t2，第三晶体管t3，第四晶体管t4，第五晶体管t5以及第七晶体管t7导通。第六晶体管t6由于控制端与第一端均与电源电压vdd连接，第二端为高电平，因此，控制端与第六晶体管t6的第二端连接的第八晶体管t8至第十三晶体管t13导通，第一低电平信号vgl通过第十一晶体管t11，第十二晶体管t12，第十三晶体管t13分别到达第二输出端gn，第三输出端gn+1，第四输出端gn+2，电源电压vdd经由第六晶体管t6，第七晶体管t7，第九晶体管t9以及第八晶体管t8到达q点，维持q点的高电压。
72.在第二阶段，即t2至t3阶段，时钟信号clk1和时钟clk4在第一启动信号stv1的下降沿开启，由于第二晶体管t2和第三晶体管t3处于开启状态，因此，时钟信号clk1和时钟clk4分别经由第二晶体管t2和第三晶体管t3到达第一输出端zn和第二输出端gn。时钟信号clk5和clk6的启动时刻相较于clk依次延迟一个时钟周期，因此，时钟信号clk5和时钟clk6分别经由第二晶体管t5和第三晶体管t6到达第三输出端gn+1和第四输出端gn+2也相应延迟一个时钟周期。
73.在该实施例中，第二晶体管t2的控制端与第二端之间的电容c1使第一节点q的电压保持相对稳定的状态。
74.在第三阶段，即t3至t4阶段，时钟信号变为低电平，第一输出端zn至第四输出端gn+2的输出变为低电平，同时，通过电容c1的耦合作用将第一节点q的电位拉低，第七晶体管t7关断。
75.在第四阶段，即t4之后，下拉模块220与后级信号输出端连接，由于后级信号输出端此时为低电平，因此将q点电压拉低，同时由于第七晶体管t7关断，而第八晶体管t8，第九晶体管t9和第十晶体管t10导通，因此，第二低电平信号vgl1通过第八晶体管t8和第九晶体管t9到达q点，通过第十晶体管t10到底第一输出端zn，将q点的电位稳定为低电平，同时由于第二晶体管t2至第五晶体管t5持续关断，第一输出端zn至第四输出端gn+2的电位稳定为低电平。
76.本申请的栅极驱动电路，采用了新的稳定第一节点q电压的设计，保证了q点的电压的稳定性，降低了漏电的情况和亮线问题，简化了电路设计，增加了设计空间，有利于实现窄边框并降低电路功耗。
77.本申请的栅极驱动电路，由于四个输出端使用了四个不同相位的时钟信号，在对像素单元进行充电时，减少了相邻的栅极线中波形的交叠周期，降低了在显示时的横纹情况，提高了显示装置的品质。
78.依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。