栅极驱动电路、栅极驱动电路的驱动方法和显示面板与流程

1.本发明实施例涉及显示技术领域，尤其涉及一种栅极驱动电路、栅极驱动电路的驱动方法和显示面板。


背景技术：

2.显示面板中设置有栅极驱动电路，用于为显示面板中的像素电路提供驱动信号。栅极驱动电路中存在漏电流，使得栅极驱动电路输出的栅极驱动信号异常，从而降低了栅极驱动电路的稳定性。


技术实现要素：

3.本发明提供一种栅极驱动电路、栅极驱动电路的驱动方法和显示面板，以提高栅极驱动电路的稳定性。
4.第一方面，本发明实施例提供了一种栅极驱动电路，包括输入模块、节点控制模块、输出模块、开关管和漏流抑制模块；
5.所述输入模块与输入信号端、时钟信号输入端、节点控制模块和漏流抑制模块连接，用于为所述节点控制模块和所述漏流抑制模块提供输入信号；
6.所述节点控制模块与所述输入信号端、所述时钟信号输入端、第一电源信号输入端、所述输出模块和所述漏流抑制模块连接，用于为所述输出模块和所述漏流抑制模块提供节点控制信号；
7.所述开关管的栅极与第二电源信号输入端连接，所述开关管的第一极与所述漏流抑制模块连接，所述开关管的第二极与所述输出模块连接；
8.所述漏流抑制模块与所述第二电源信号输入端和所述开关管的第二极连接，用于在所述开关管漏流时抑制所述开关管的第二极电位；
9.所述输出模块与所述第一电源信号输入端和所述第二电源信号输入端连接，用于根据所述节点控制信号和所述输入信号输出栅极驱动信号。
10.可选地，所述漏流抑制模块包括第一晶体管、第二晶体管和第三晶体管；
11.所述第一晶体管的栅极与所述节点控制模块的输出端连接，所述第一晶体管的第一极与所述第二电源信号输入端连接，所述第一晶体管的第二极与所述第二晶体管的第二极和所述第三晶体管的栅极连接，所述第二晶体管的第一极和所述第三晶体管的第一极与所述输入模块的输出端连接，所述第二晶体管的栅极与所述开关管的第二极连接，所述第三晶体管的第二极与所述开关管的第一极连接。
12.可选地，所述输出模块包括第四晶体管、第五晶体管、第一电容和第二电容；
13.所述第四晶体管的栅极和所述第一电容的第一极与所述节点控制模块的输出端连接，所述第四晶体管的第一极和所述第一电容的第二极与所述第一电源信号输入端连接，所述第四晶体管的第二极与所述第五晶体管的第二极连接，所述第五晶体管的栅极和所述第二电容的第一极与所述开关管的第二极连接，所述第五晶体管的第一极与所述第二
电源信号输入端连接，所述第五晶体管的第二极和所述第二电容的第二极连接，并作为所述输出模块的输出端。
14.可选地，所述输出模块还包括第六晶体管和第七晶体管；
15.所述第六晶体管的栅极与所述第四晶体管的栅极连接，所述第四晶体管的第一极通过所述第六晶体管与所述第一电源信号输入端连接，所述第七晶体管的栅极与所述输出模块的输出端连接，所述第七晶体管的第一极与所述第二电源信号输入端连接，所述第七晶体管的第二极与所述第四晶体管的第一极连接。
16.可选地，所述节点控制模块包括第八晶体管、第九晶体管、第十晶体管和第三电容；
17.所述第八晶体管的栅极与所述输入信号端连接，所述第八晶体管的第一极和所述第十晶体管的第一极与所述第一电源信号输入端连接，所述第八晶体管的第二极与所述第九晶体管的栅极和所述第三电容的第一极连接，所述第九晶体管的第一极和所述第三电容的第二极与所述时钟信号输入端连接，所述第九晶体管的第二极与所述第十晶体管的第二极连接，并作为所述节点控制模块的输出端，所述第十晶体管的栅极与所述输入模块的输出端连接。
18.可选地，所述输入模块包括第十一晶体管；
19.所述第十一晶体管的栅极与所述时钟信号输入端连接，所述第十一晶体管的第一极与所述输入信号端连接，所述第十一晶体管的第二极作为所述输入模块的输出端。
20.可选地，所述第一晶体管至所述第十一晶体管为p型晶体管；所述第一电源信号输入端提供的第一电源信号为高电平，所述第二电源信号输入端提供的第二电源信号为低电平。
21.第二方面，本发明实施例还提供了一种栅极驱动电路的驱动方法，用于驱动第一方面提供的任意栅极驱动电路；包括：
22.在第一阶段，所述节点控制模块输出的节点控制信号控制所述输出模块输出的栅极驱动信号为低电平，同时控制所述漏流抑制模块输出所述输入模块提供的输入信号至所述输出模块；
23.在第二阶段，所述漏流抑制模块传输所述输入模块提供的输入信号，控制所述输出模块输出的栅极驱动信号为低电平；
24.在第三阶段，所述漏流抑制模块抑制所述输入模块和所述开关管之间的漏电流。
25.可选地，所述漏流抑制模块包括第一晶体管、第二晶体管和第三晶体管；
26.所述第一晶体管的栅极与所述节点控制模块的输出端连接，所述第一晶体管的第一极与所述第二电源信号输入端连接，所述第一晶体管的第二极与所述第二晶体管的第二极和所述第三晶体管的栅极连接，所述第二晶体管的第一极和所述第三晶体管的第一极与所述输入模块的输出端连接，所述第二晶体管的栅极与所述开关管的第二极连接，所述第三晶体管的第二极与所述开关管的第一极连接；
27.所述栅极驱动电路的驱动方法包括；
28.在所述第三阶段，所述第二晶体管导通，控制所述第三晶体管的栅极、源极和漏极电位相等，所述第三晶体管截止。
29.第三方面，本发明实施例还提供了一种显示面板，包括第一方面提供的任意栅极
驱动电路。
30.本发明通过在栅极驱动电路中设置漏流抑制模块，输出模块输出低电平信号时，输入信号和节点控制信号控制漏流抑制模块截止，使得输入模块提供的输入信号无法通过漏流抑制模块传输至开关管的第一极，从而可以改善开关管的漏流现象，避免了开关管漏流时抬升了开关管的第二极电位，从而可以避免输出模块的下拉作用受到开关管的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
附图说明
31.图1为现有技术提供的一种部分栅极驱动电路的结构示意图；
32.图2为本发明实施例提供的一种栅极驱动电路的结构示意图；
33.图3为本发明实施例提供的另一种栅极驱动电路的结构示意图；
34.图4为本发明实施例提供的另一种栅极驱动电路的结构示意图；
35.图5为本发明实施例提供的另一种栅极驱动电路的结构示意图；
36.图6为本发明实施例提供的另一种栅极驱动电路的结构示意图；
37.图7为本发明实施例提供的另一种栅极驱动电路的结构示意图；
38.图8为图7提供的栅极驱动电路对应的一种时序示意图；
39.图9为本发明实施例提供的一种栅极驱动电路的驱动方法的流程示意图；
40.图10为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
41.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
42.图1为现有技术提供的一种部分栅极驱动电路的结构示意图。如图1所示，栅极驱动电路包括第一p型晶体管m1、第二p型晶体管m2、第三p型晶体管m3和耦合电容cs。第一p型晶体管m1的栅极与时钟信号线eck连接，第一p型晶体管m1的第一极作为栅极驱动电路的使能端ein，第一p型晶体管m1的第二极与第二p型晶体管m2的第一极连接，第二p型晶体管m2的栅极与低电平电源信号线vgl连接，第二p型晶体管m2的第二极与第三p型晶体管m3的栅极和耦合电容cs的第一极连接，第三p型晶体管m3的第一极与低电平电源信号线vgl连接，第三p型晶体管m3的第二极和耦合电容cs的第二极连接，并作为栅极驱动电路的输出端vout。第二p型晶体管m2持续导通。当时钟信号线eck提供的时钟信号为低电平，栅极驱动电路的使能端ein提供的使能信号为低电平时，第一p型晶体管m1导通，使能信号通过第一p型晶体管m1和第二p型晶体管m2传输至第三p型晶体管m3的栅极，控制第三p型晶体管m3导通，低电平电源信号线vgl提供的低电平信号通过第三p型晶体管m3输出，输出的栅极驱动信号的电位为低电平电位与第三p型晶体管m3的阈值之差。此时，耦合电容cs的耦合作用使得第三p型晶体管m3的栅极电位小于低电平信号，栅极驱动电路可以满幅输出低电平信号。当第三p型晶体管m3的栅极电位小于低电平信号时，第二p型晶体管m2的第一极电位保持为低电平电位，第二p型晶体管m2的第二极电位小于低电平电位，第二p型晶体管m2截止。在后续阶
段中，第一p型晶体管m1间歇导通或截止，而第二p型晶体管m2中存在漏电流，使得第三p型晶体管m3的栅极电位在漏电流的作用下逐渐上升。当第三p型晶体管m3的栅极电位上升为低电平电位时，第三p型晶体管m3输出的栅极驱动信号的电位为低电平电位与第三p型晶体管m3的阈值之差，无法满幅输出低电平信号，降低了栅极驱动电路的稳定性。当栅极驱动电路处于低频工作状态时，栅极驱动电路长时间输出低电平信号，第三p型晶体管m3长期处于负压应力，使得第三p型晶体管m3的阈值电压负偏，从而会进一步导致第三p型晶体管m3输出的栅极驱动信号的电平上升，进一步地降低了栅极驱动电路的稳定性。
43.针对上述技术问题，本发明实施例提供的一种栅极驱动电路。图2为本发明实施例提供的一种栅极驱动电路的结构示意图。如图2所示，该栅极驱动电路包括输入模块110、节点控制模块120、输出模块130、开关管140和漏流抑制模块150；输入模块110与输入信号端stv、时钟信号输入端ck、节点控制模块120和漏流抑制模块150连接，用于为节点控制模块120和漏流抑制模块150提供输入信号；节点控制模块120与输入信号端stv、时钟信号输入端ck、第一电源信号输入端v1、输出模块130和漏流抑制模块150连接，用于为输出模块130和漏流抑制模块150提供节点控制信号；开关管140的栅极与第二电源信号输入端v2连接，开关管140的第一极与漏流抑制模块150连接，开关管140的第二极与输出模块130连接；漏流抑制模块150与第二电源信号输入端v2和开关管140的第二极连接，用于在开关管140漏流时抑制开关管140的第二极电位；输出模块130与第一电源信号输入端v1和第二电源信号输入端v2连接，用于根据节点控制信号和输入信号输出栅极驱动信号。
44.具体地，开关管140在第二电源信号输入端v2提供的第二电源信号的控制下一直导通。如图2所示，开关管140可以为p型晶体管。第一电源信号输入端v1提供的第一电源信号可以为高电平，第二电源信号输入端v2提供的第二电源信号可以为低电平。时钟信号输入端ck可以提供时钟信号。在栅极驱动电路工作的过程中，时钟信号输入端ck提供的时钟信号可以控制输入信号端stv提供的输入信号通过输入模块110输出至节点控制模块120和漏流抑制模块150，漏流抑制模块150在节点控制信号的作用下将输入信号通过开关管140传输至输出模块130。同时节点控制模块130可以根据输入信号输出与输入信号电平相反的节点控制信号至输出模块130。输出模块130根据输入信号和节点控制信号输出栅极驱动信号。当输入信号为低电平时，输出模块130可以输出低电平的栅极驱动信号，此时输出模块130的下拉作用使得开关管140的第二极电位小于低电平信号的电位，输出模块130可以满幅输出低电平信号，同时开关管140截止。而且输入信号和节点控制信号控制漏流抑制模块150截止，使得输入模块110提供的输入信号无法通过漏流抑制模块150传输至开关管140的第一极，从而可以改善开关管140的漏流现象，避免了开关管140漏流时抬升了开关管140的第二极电位，从而可以避免输出模块130的下拉作用受到开关管140的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
45.图3为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图3所示，漏流抑制模块150包括第一晶体管t1、第二晶体管t2和第三晶体管t3；第一晶体管t1的栅极与节点控制模块120的输出端out1连接，第一晶体管t1的第一极与第二电源信号输入端v2连接，第一晶体管t1的第二极与第二晶体管t2的第二极和第三晶体管t3的栅极连接，第二晶体管t2的第一极和第三晶体管t3的第一极与输入模块110的输出端out2连接，第二晶体管t2的栅极与开关管140的第二极连接，第三晶体管t3的第二极与开关管140的第一极连接。
46.具体地，图3中示例性地示出了第一晶体管t1、第二晶体管t2和第三晶体管t3为p型晶体管。此时可以设置第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号为低电平时，输入模块110将输入信号端stv提供的输入信号传输至节点控制模块120，控制节点控制模块120输出的节点控制信号为高电平信号，节点控制信号控制第一晶体管t1截止，第三晶体管t3的栅极电位维持上一阶段的低电平，第三晶体管t3导通，输入信号通过第三晶体管t3传输至开关管140，并通过开关管140传输至输出模块130，输出模块130根据输入信号输出低电平的栅极驱动信号，同时控制第二晶体管t2导通。输出模块130的下拉作用使得开关管140的第二极电位小于低电平信号的电位，输出模块130可以满幅输出低电平信号，同时开关管140截止。在栅极驱动电路持续输出低电平的栅极驱动信号时，第二晶体管t2持续导通时，使得第三晶体管t3为二极管连接方式，即第三晶体管t3的栅极和第一极的电位相等，为输入信号通过输入模块110后产生一定压降的信号。同时第三晶体管t3的第二极电位保持上一阶段输入模块110输出的输入信号，其电位与第三晶体管t3的栅极和第一极的电位相等，即第三晶体管t3的栅极、第一极和第二极的电位相等，使得第三晶体管t3截止的同时漏电流减小，进而改善了开关管140的漏流现象，避免了开关管140漏流时抬升了开关管140的第二极电位，从而可以避免输出模块130的下拉作用受到开关管140的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
47.图4为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图4所示，输出模块130包括第四晶体管t4、第五晶体管t5、第一电容c1和第二电容c2；第四晶体管t4的栅极和第一电容c1的第一极与节点控制模块120的输出端out1连接，第四晶体管t4的第一极和第一电容c1的第二极与第一电源信号输入端v1连接，第四晶体管t4的第二极与第五晶体管t5的第二极连接，第五晶体管t5的栅极和第二电容c2的第一极与开关管140的第二极连接，第五晶体管t5的第一极与第二电源信号输入端v2连接，第五晶体管t5的第二极和第二电容c2的第二极连接，并作为输出模块130的输出端out。
48.具体地，图4中示例性地示出了第四晶体管t4和第五晶体管t5为p型晶体管，第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号为低电平时，输入模块110将输入信号端stv提供的输入信号传输至节点控制模块120，控制节点控制模块120输出的节点控制信号为高电平信号，节点控制信号控制第一晶体管t1和第四晶体管t4截止，第一电源信号输入端v1提供的第一电源信号无法通过第四晶体管t4输出。同时第三晶体管t3的栅极电位维持上一阶段的低电平，第三晶体管t3导通，输入信号通过第三晶体管t3传输至开关管140，并通过开关管140传输至第五晶体管t5，控制第五晶体管t5导通，第二电源信号输入端v2提供的第二电源信号通过第五晶体管t5输出，即输出模块130的输出端out输出的栅极驱动信号为低电平与第五晶体管t5的阈值电压之差。当栅极驱动信号变为低电平时，第二电容c2的耦合作用使得第五晶体管t5的栅极电位小于低电平信号的电位，即开关管140的第二极电位小于低电平信号的电位，第五晶体管t5可以满幅输出低电平信号，同时开关管140截止。此时第二晶体管t2在低电平的控制下导通。当栅极驱动电路持续输出低电平的栅极驱动信号时，第二晶体管t2持续导通时，使得第三晶体
管t3为二极管连接方式，即第三晶体管t3的栅极和第一极的电位相等，为输入信号通过输入模块110后产生一定压降的信号。同时第三晶体管t3的第二极电位保持上一阶段输入模块110输出的输入信号，其电位与第三晶体管t3的栅极和第一极的电位相等，使得第三晶体管t3截止，同时使第三晶体管t3的漏电流降低，进而改善了开关管140的漏流现象，避免了开关管140漏流时抬升了开关管140的第二极电位，从而可以避免第五晶体管t5的栅极电位上升，保证了第五晶体管t5可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
49.图5为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图5所示，输出模块130还包括第六晶体管t6和第七晶体管t7；第六晶体管t6的栅极与第四晶体管t4的栅极连接，第四晶体管t4的第一极通过第六晶体管t6与第一电源信号输入端v1连接，第七晶体管t7的栅极与输出模块130的输出端out连接，第七晶体管t7的第一极与第二电源信号输入端v2连接，第七晶体管t7的第二极与第四晶体管t4的第一极连接。
50.具体地，图5中示例性地示出了第六晶体管t6和第七晶体管t7为p型晶体管，第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号为低电平时，输入模块110将输入信号端stv提供的输入信号传输至节点控制模块120，控制节点控制模块120输出的节点控制信号为高电平信号，节点控制信号控制第一晶体管t1、第四晶体管t4和第六晶体管t6截止，第一电源信号输入端v1提供的第一电源信号无法通过第四晶体管t4和第六晶体管t6输出。同时第三晶体管t3的栅极电位维持上一阶段的低电平，第三晶体管t3导通，输入信号通过第三晶体管t3传输至开关管140，并通过开关管140传输至第五晶体管t5，控制第五晶体管t5导通，第二电源信号输入端v2提供的第二电源信号通过第五晶体管t5输出，即输出模块130的输出端out输出低电平信号。此时第七晶体管t7导通，第二电源信号输入端v2提供的第二电源信号通过第七晶体管t7传输至第四晶体管t4的第一极，从而可以避免第四晶体管t4的第一极电位为第一电源信号时，第四晶体管t4的第一极电位和第二极电位的电位差比较大导致的第四晶体管t4漏流的现象，进一步地提高了栅极驱动电路输出栅极驱动信号的稳定性。
51.图6为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图6所示，节点控制模块120包括第八晶体管t8、第九晶体管t9、第十晶体管t10和第三电容c3；第八晶体管t8的栅极与输入信号端stv连接，第八晶体管t8的第一极和第十晶体管t10的第一极与第一电源信号输入端v1连接，第八晶体管t8的第二极与第九晶体管t9的栅极和第三电容c3的第一极连接，第九晶体管t9的第一极和第三电容c3的第二极与时钟信号输入端ck连接，第九晶体管t9的第二极与第十晶体管t19的第二极连接，并作为节点控制模块120的输出端out1，第十晶体管t10的栅极与输入模块110的输出端out2连接。
52.具体地，图6中示例性地示出了第八晶体管t8、第九晶体管t9和第十晶体管t10为p型晶体管。第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号为低电平时，输入模块110将输入信号端stv提供的输入信号传输至第十晶体管t10的栅极，控制第十晶体管t10导通，第一电源信号输入端v1提供的第一电源信号通过第十晶体管t10输出，即节点控制模块120的输出端out1输出高电平信号。同时时钟信号控制第八晶体管t8导通，第一电源信号输入端v1提供的第一电源信号通过第八晶体
管t8传输至第九晶体管t9的栅极，避免第九晶体管t9的栅极电位因第三电容c3的耦合作用下降，从而可以控制第九晶体管t9截止。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号为高电平时，输入信号控制第八晶体管t8截止，同时输入模块110将输入信号端stv提供的输入信号传输至第十晶体管t10的栅极，控制第十晶体管t10截止。时钟信号输入端ck提供的时钟信号通过第三电容c3耦合至第九晶体管t9的栅极，控制第九晶体管t9导通，时钟信号输入端ck提供的时钟信号通过第九晶体管t9输出，即节点控制模块120的输出端out1输出低电平信号，控制第一晶体管t1、第四晶体管t4和第六晶体管t6导通，第一电源信号输入端v1提供的第一电源信号通过第四晶体管t4和第六晶体管t6输出，输出模块130的输出端out输出高电平信号。同时第一电源信号输入端v1提供的第一电源信号通过第一晶体管t1输出至第三晶体管t3的栅极，控制第三晶体管t3导通，输入模块110输出的输入信号通过第三晶体管t3和开关管140传输至第五晶体管t5的栅极，控制第五晶体管t5截止。
53.图7为本发明实施例提供的另一种栅极驱动电路的结构示意图。如图7所示，输入模块110包括第十一晶体管t11；第十一晶体管t11的栅极与时钟信号输入端ck连接，第十一晶体管t11的第一极与输入信号端stv连接，第十一晶体管t11的第二极作为输入模块110的输出端out2。
54.具体地，图7示例性地示出了第十一晶体管t11为p型晶体管。第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。当时钟信号输入端ck提供的时钟信号为低电平，输入信号端stv提供的输入信号通过第十一晶体管t11输出，即输入模块110的输出端out2输出输入信号与第十一晶体管t11的阈值电压之差。
55.可以设置第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。图8为图7提供的栅极驱动电路对应的一种时序示意图。其中，stv为输入信号端stv提供的一种输入信号的时序，ck为时钟信号输入端ck提供的一种时钟信号的时序，out为输出模块的输出端out提供的一种栅极驱动信号的时序。以下结合图7和图8说明栅极驱动电路的工作过程。
56.在第一阶段t11，stv为高电平，ck为高电平，第八晶体管t8和第十一晶体管t11截止，时钟信号输入端ck提供的时钟信号通过第三电容c3的耦合作用传输至第九晶体管t9的栅极，控制第九晶体管t9截止。第十一晶体管t11截止，第三晶体管t3的第一极为浮动状态，维持上一阶段的低电平信号，控制第十晶体管t10导通，节点控制模块120输出高电平信号，控制第四晶体管t4和第六晶体管t6截止。同时第五晶体管t5的栅极维持为低电平，控制第五晶体管t5导通，栅极驱动电路输出的栅极驱动信号维持为低电平。栅极驱动信号控制第七晶体管t7导通，第二电源信号输入端v2提供的第二电源信号通过第七晶体管t7传输至第四晶体管t4的第一极，从而可以避免第四晶体管t4的第一极电位为第一电源信号时，第四晶体管t4的第一极电位和第二极电位的电位差比较大导致的第四晶体管t4漏流的现象，进一步地提高了栅极驱动电路输出栅极驱动信号的稳定性。
57.在第二阶段t12，stv为高电平，ck为低电平，第八晶体管t8截止，第十一晶体管t11导通。输入信号通过第十一晶体管t11输出，控制第十晶体管t10截止。时钟信号输入端ck提供的时钟信号通过第三电容c3耦合至第九晶体管t9的栅极，控制第九晶体管t9导通，时钟
信号输入端ck提供的时钟信号通过第九晶体管t9输出，即节点控制模块120的输出端out1输出低电平信号，控制第一晶体管t1、第四晶体管t4和第六晶体管t6导通，第一电源信号输入端v1提供的第一电源信号通过第四晶体管t4和第六晶体管t6输出，输出模块130的输出端out输出高电平信号，输出的高电平信号控制第七晶体管t7截止。同时第一电源信号输入端v1提供的第一电源信号通过第一晶体管t1输出至第三晶体管t3的栅极，控制第三晶体管t3导通，输入信号通过第十一晶体管t11、第三晶体管t3和开关管140传输至至第五晶体管t5的栅极，控制第五晶体管t5截止。此时开关管140的第二极电位为高电平，控制第二晶体管t2截止。
58.在第三阶段t13，stv为低电平，ck为高电平，第八晶体管t8导通，第十一晶体管t11截止。第一电源信号输入端v1提供的第一电源信号通过第八晶体管t8传输至第九晶体管t9的栅极，控制第九晶体管t9截止。第十一晶体管t11的第二极为浮动状态，维持上一阶段的高电平电位，第十晶体管t10保持截止状态，节点控制模块120的输出端out1为浮动状态，维持上一阶段的低电平电位，输出模块130的输出端out输出高电平信号。同时第三晶体管t3导通，输入信号通过第十一晶体管t11、第三晶体管t3和开关管140传输至至第五晶体管t5的栅极，控制第五晶体管t5截止。
59.在第四阶段t14，stv为低电平，ck为低电平，第八晶体管t8和第十一晶体管t11导通，输入信号通过第十一晶体管t11输出，此时第十一晶体管t11输出的电位为低电平与第十一晶体管t11的阈值电压之差，第十一晶体管t11输出的低电平控制第十晶体管t10导通，节点控制模块120输出高电平信号，控制第一晶体管t1、第四晶体管t4和第六晶体管t6截止，第三晶体管t3的栅极维持上一阶段的低电平电位，第三晶体管t3导通，第十一晶体管t11输出的电平通过第三晶体管t3和开关管140输出至第五晶体管t5的栅极，控制第五晶体管t5导通，第二电源信号输入端v2提供的第二电源信号通过第五晶体管t5输出，此时栅极驱动电路输出的栅极驱动信号为低电平电位与第五晶体管t5的阈值电压之差。然后第二电容c2的耦合作用，使得第五晶体管t5的栅极电位小于低电平信号的电位，从而使得第五晶体管t5可以满幅输出低电平信号。
60.在上述过程中，第三晶体管的第一极和第二极的电位相等，均为低电平与第十一晶体管t11的阈值电压之差。栅极驱动信号控制第七晶体管t7导通，第二电源信号输入端v2提供的第二电源信号通过第七晶体管t7传输至第四晶体管t4的第一极，从而可以避免第四晶体管t4的第一极电位为第一电源信号时，第四晶体管t4的第一极电位和第二极电位的电位差比较大导致的第四晶体管t4漏流的现象，进一步地提高了栅极驱动电路输出栅极驱动信号的稳定性。
61.在第五阶段t15，stv为低电平，ck为高电平，第八晶体管t8导通，第十一晶体管t11截止。第一电源信号输入端v1提供的第一电源信号通过第八晶体管t8传输至第九晶体管t9的栅极，控制第九晶体管t9截止。节点控制模块120的输出端out1为浮动状态，维持上一阶段的高电平电位，第一晶体管t1、第四晶体管t4和第六晶体管t6截止。第十一晶体管t11的第二极为浮动状态，维持上一阶段的低电平电位。在上一阶段后，开关管140的第二极电位小于低电平信号的电位，使得开关管140截止，第二晶体管t2导通，第三晶体管t3实现二极管连接方式。此时第三晶体管t3的栅极、第一极和第二极电位相等，均为低电平电位与晶体管的阈值电压之差，从而示出第三晶体管t3截止，且第三晶体管t3的漏电流明显减小，进而
改善了开关管140的漏流现象，避免了开关管140漏流时抬升了开关管140的第二极电位，从而可以避免输出模块130的下拉作用受到开关管140的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
62.在上述各技术方案的基础上，第一晶体管t1至第十一晶体管t11为p型晶体管；第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平。
63.具体地，通过保持第一电源信号输入端v1提供的第一电源信号为高电平，第二电源信号输入端v2提供的第二电源信号为低电平后，可以根据输入信号和时钟信号控制各个晶体管的状态，进而可以使得栅极驱动电路能够正常输出栅极驱动信号。
64.需要说明的是，在其他实施例中，第一晶体管t1至第十一晶体管t11还可以为n型晶体管，适应性的改变第一电源信号输入端v1提供的第一电源信号与第二电源信号输入端v2提供的第二电源信号的高低电平。
65.本发明实施例还提供一种栅极驱动电路的驱动方法，用于驱动本发明任意实施例提供的栅极驱动电路。图9为本发明实施例提供的一种栅极驱动电路的驱动方法的流程示意图。如图9所示，该栅极驱动电路的驱动方法包括：
66.s910、在第一阶段，节点控制模块输出的节点控制信号控制输出模块输出的栅极驱动信号为低电平，同时控制漏流抑制模块输出输入模块提供的输入信号至输出模块；
67.在第一阶段时，输入信号端提供的输入信号为高电平，时钟信号输入端提供的时钟信号为低电平，节点控制模块输出的节点控制信号为低电平，控制输出模块输出高电平信号，同时控制漏流抑制模块输出输入模块提供的输入信号至输出模块。在后续过程中，当输入信号端提供的输入信号为低电平，时钟信号输入端提供的时钟信号为高电平时，栅极驱动电路维持输出高电平信号。
68.s920、在第二阶段，漏流抑制模块传输输入模块提供的输入信号，控制输出模块输出的栅极驱动信号为低电平；
69.在第二阶段，输入信号端提供的输入信号为低电平，时钟信号输入端提供的时钟信号为低电平，节点控制模块输出的节点控制信号为高电平。漏流抑制模块输出的输入信号控制输出模块输出低电平信号，且输出模块的下拉作用控制输出模块满幅输出低电平信号，此时开关管截止。
70.s930、在第三阶段，漏流抑制模块抑制输入模块和开关管之间的漏电流。
71.在第三阶段，输入信号端提供的输入信号为低电平，时钟信号输入端提供的时钟信号为高电平，开关管持续截止，漏流抑制模块截止，且漏流减小。使得输入模块提供的输入信号无法通过漏流抑制模块传输至开关管的第一极，从而可以改善开关管的漏流现象，避免了开关管漏流时抬升了开关管的第二极电位，从而可以避免输出模块的下拉作用受到开关管的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
72.本发明实施例的技术方案，在栅极驱动电路输出的栅极驱动信号为低电平后，输出模块的下拉作用使得开关管的第二极电位小于低电平信号的电位，输出模块可以满幅输出低电平信号，同时开关管截止。而且输入信号和节点控制信号控制漏流抑制模块截止，使得输入模块提供的输入信号无法通过漏流抑制模块传输至开关管的第一极，从而可以改善
开关管的漏流现象，避免了开关管漏流时抬升了开关管的第二极电位，从而可以避免输出模块的下拉作用受到开关管的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
73.在上述技术方案的基础上，当漏流抑制模块包括第一晶体管、第二晶体管和第三晶体管；第一晶体管的栅极与节点控制模块的输出端连接，第一晶体管的第一极与第二电源信号输入端连接，第一晶体管的第二极与第二晶体管的第二极和第三晶体管的栅极连接，第二晶体管的第一极和第三晶体管的第一极与输入模块的输出端连接，第二晶体管的栅极与开关管的第二极连接，第三晶体管的第二极与开关管的第一极连接时，该栅极驱动电路的驱动方法包括：
74.在第三阶段，第二晶体管导通，控制第三晶体管的栅极、源极和漏极电位相等，第三晶体管截止。
75.具体地，在第三阶段，第二晶体管导通，可以控制第三晶体管为二极管连接方式，即第三晶体管的栅极和第一极的电位相等，为输入信号通过输入模块后产生一定压降的信号。同时第三晶体管的第二极电位保持上一阶段输入模块输出的输入信号，其电位与第三晶体管的栅极和第一极的电位相等，即第三晶体管的栅极、第一极和第二极的电位相等，使得第三晶体管截止的同时漏电流减小，进而改善了开关管的漏流现象，避免了开关管漏流时抬升了开关管的第二极电位，从而可以避免输出模块的下拉作用受到开关管的第二极电位的影响，保证了栅极驱动电路可以满幅输出低电平信号，提高了栅极驱动电路的稳定性。
76.本发明实施例还提供一种显示面板。图10为本发明实施例提供的一种显示面板的结构示意图。如图10所示，该显示面板包括本发明任意实施例提供的栅极驱动电路211。
77.具体地，如图10所示，显示面板包括显示区aa和非显示区naa，显示区aa设置有像素单元200，非显示区naa设置有栅极驱动器210，栅极驱动器210包括多级级联的栅极驱动电路211。每级栅极驱动电路211可以为对应行的像素单元200提供栅极驱动信号。栅极驱动电路的稳定性提高，进而提高了显示面板的显示稳定性。
78.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。