技术特征：
1.一种栅驱动器，包括：第一级和第二级，其中，所述第一级和所述第二级中的每一个包括输出电路、第一输入端子、第二输入端子、第三输入端子、第一输出端子以及第二输出端子，所述输出电路基于第一节点的电压和第二节点的电压而输出扫描信号、进位信号和反相进位信号，所述扫描信号和所述进位信号从所述第一输出端子输出，所述反相进位信号从所述第二输出端子输出，其中，所述第一级进一步包括：第一输入电路，所述第一输入电路基于起始脉冲和被供应到所述第一级的所述第二输入端子的信号而控制所述第一级的所述第一节点的所述电压和所述第一级的所述第二节点的所述电压，其中，所述第二级进一步包括：第二输入电路，所述第二输入电路基于从所述第一级的所述输出电路供应的第一进位信号和第一反相进位信号以及被供应到所述第二级的所述第二输入端子的信号而控制所述第二级的所述第一节点的所述电压和所述第二级的所述第二节点的所述电压，并且其中，所述第二级从属地连接到所述第一级。2.根据权利要求1所述的栅驱动器，其中，所述第一输入电路包括：第一输入晶体管，连接在所述第一级的被供应有所述起始脉冲的所述第一输入端子和所述第一级的所述第一节点之间，并且包括连接到所述第一级的所述第二输入端子的栅电极；第二输入晶体管，连接在所述第一级的所述第二输入端子和所述第一级的所述第二节点之间，并且包括连接到所述第一级的所述第一节点的栅电极；以及第三输入晶体管，连接在第一电源和所述第一级的所述第二节点之间，并且包括连接到所述第一级的所述第二输入端子的栅电极。3.根据权利要求2所述的栅驱动器，其中，所述第二输入电路包括：第一晶体管，连接在所述第二级的被供应有所述第一进位信号的所述第一输入端子和所述第二级的所述第一节点之间，并且包括连接到所述第二级的所述第二输入端子的栅电极；以及第二晶体管，连接在所述第二级的被供应有所述第一反相进位信号的附加输入端子和所述第二级的所述第二节点之间，并且包括连接到所述第二级的所述第二输入端子的栅电极。4.根据权利要求1至3中任一项所述的栅驱动器，其中，所述第一级和所述第二级中的每一个进一步包括：控制电路，所述控制电路基于被供应到所述第三输入端子的信号而控制第三节点的低电平电压；以及稳定电路，电连接在所述第一输入电路或所述第二输入电路与包括第四节点的所述输出电路之间，其中，所述稳定电路限制所述第一节点的压降量和所述第二节点的压降量。5.根据权利要求4所述的栅驱动器，其中，所述输出电路包括：第四晶体管，连接在第一电源和所述第一输出端子之间，并且包括连接到所述第三节点的栅电极；
第五晶体管，连接在第二电源和所述第一输出端子之间，并且包括连接到所述第四节点的栅电极；第六晶体管，连接在所述第四节点和第五节点之间，并且包括连接到所述第三输入端子的栅电极；第七晶体管，连接在所述第五节点和所述第三输入端子之间，并且包括连接到第六节点的栅电极；第八晶体管，连接在所述第二电源和所述第四节点之间，并且包括连接到所述第一节点的栅电极；第一电容器，连接在所述第五节点和所述第六节点之间；以及第二电容器，连接在所述第二电源和所述第四节点之间。6.根据权利要求5所述的栅驱动器，其中，所述第二输出端子连接到所述第五节点。7.根据权利要求5所述的栅驱动器，其中，所述第二输出端子连接到所述第四节点。8.根据权利要求5所述的栅驱动器，其中，所述稳定电路包括：第十晶体管，连接在所述第一节点和所述第三节点之间，并且包括接收所述第一电源的电压的栅电极；以及第十一晶体管，连接在所述第二节点和所述第六节点之间，并且包括接收所述第一电源的所述电压的栅电极。9.根据权利要求4所述的栅驱动器，其中，所述控制电路包括：第九晶体管，包括连接到所述第三输入端子的第一电极和连接到所述第三节点的栅电极；以及第三电容器，连接在所述第九晶体管的第二电极和所述第九晶体管的所述栅电极之间。10.根据权利要求4所述的栅驱动器，其中，所述第一级和所述第二级中的每一个进一步包括：初始化电路，所述初始化电路在初始化时段期间将第二电源的电压供应到所述第一节点。11.根据权利要求10所述的栅驱动器，其中，所述第二级的所述初始化电路包括：第十二晶体管，连接在所述第二电源和所述第一节点之间，并且包括接收复位信号的栅电极。12.根据权利要求11所述的栅驱动器，其中，所述第二级的所述初始化电路进一步包括：第十三晶体管，连接在所述第四节点和被供应有所述复位信号的第四输入端子之间，并且包括连接到所述第四输入端子或第一电源的栅电极。13.根据权利要求10所述的栅驱动器，其中，所述第一级的所述初始化电路包括：第十二晶体管，连接在所述第二电源和所述第一节点之间，并且包括接收复位信号的栅电极。14.根据权利要求13所述的栅驱动器，其中，所述第一级的所述初始化电路进一步包括：第十三晶体管，连接在所述第十二晶体管和所述第二电源之间，并且包括连接到所述
第三输入端子的栅电极。15.根据权利要求10所述的栅驱动器，其中，所述第二级的所述初始化电路包括：串联连接在所述第二电源和所述第一节点之间的第十二晶体管和第十三晶体管；以及串联连接在第一电源和所述第四节点之间的第十四晶体管和第十五晶体管，其中，所述第十二晶体管的栅电极连接到所述第二输入端子和所述第三输入端子中的一个，并且所述第十三晶体管的栅电极连接到所述第二输入端子和所述第三输入端子中的另一个，并且其中，所述第十四晶体管的栅电极连接到所述第二输入端子和所述第三输入端子中的一个，并且所述第十五晶体管的栅电极连接到所述第二输入端子和所述第三输入端子中的另一个。16.根据权利要求10所述的栅驱动器，其中，所述第一级和所述第二级在所述初始化时段期间同时输出具有高电平的所述扫描信号，其中，所述第一级的所述第二输入端子和所述第二级的所述第三输入端子接收第一时钟信号，并且其中，所述第一级的所述第三输入端子和所述第二级的所述第二输入端子接收第二时钟信号。17.根据权利要求9所述的栅驱动器，其中，所述控制电路进一步包括：第十六晶体管，连接在第二电源和所述第九晶体管的所述第二电极之间，并且包括连接到所述第二节点的栅电极。18.根据权利要求9所述的栅驱动器，其中，所述控制电路进一步包括：串联连接在所述第一输入端子和所述第九晶体管的所述栅电极之间的第十六晶体管和第十七晶体管；以及第十八晶体管，连接在所述第九晶体管的所述栅电极和所述第三节点之间，并且包括连接到所述第九晶体管的所述栅电极的栅电极。19.根据权利要求18所述的栅驱动器，其中，所述控制电路进一步包括：第十九晶体管，连接在第二电源和所述第九晶体管的所述第二电极之间，并且包括连接到所述第二节点的栅电极。20.一种显示装置，包括：像素；包括第一级和第二级的栅驱动器；以及数据驱动器，所述数据驱动器通过数据线将数据信号供应到所述像素，其中，所述第一级和所述第二级中的每一个包括输出电路、第一输入端子、第二输入端子、第三输入端子、第一输出端子以及第二输出端子，所述输出电路基于第一节点的电压和第二节点的电压而输出扫描信号、进位信号和反相进位信号，所述扫描信号和所述进位信号从所述第一输出端子输出，所述反相进位信号从所述第二输出端子输出，其中，所述第一级进一步包括：第一输入电路，所述第一输入电路基于起始脉冲和被供应到所述第一级的所述第二输入端子的信号而控制所述第一级的所述第一节点的所述电压和所述第一级的所述第二节
点的所述电压，其中，所述第二级进一步包括：第二输入电路，所述第二输入电路基于从所述第一级的所述输出电路供应的第一进位信号和第一反相进位信号以及被供应到所述第二级的所述第二输入端子的信号而控制所述第二级的所述第一节点的所述电压和所述第二级的所述第二节点的所述电压，并且其中，所述第二级从属地连接到所述第一级。
技术总结
本发明涉及栅驱动器和包括该栅驱动器的显示装置。该栅驱动器包括第一级和第二级。第一级和第二级中的每一个包括输出电路、第一输入端子、第二输入端子、第三输入端子、第一输出端子以及第二输出端子，输出电路基于第一节点的电压和第二节点的电压而输出扫描信号、进位信号和反相进位信号。第一级进一步包括：第一输入电路，第一输入电路基于起始脉冲和被供应到第二输入端子的信号而控制第一级的第一节点的电压和第一级的第二节点的电压。第二级进一步包括：第二输入电路，第二输入电路基于第一进位信号和第一反相进位信号以及被供应到第二输入端子的信号而控制第二级的第一节点的电压和第二级的第二节点的电压。第二级从属地连接到第一级。地连接到第一级。地连接到第一级。
技术研发人员：印海静
受保护的技术使用者：三星显示有限公司
技术研发日：2021.07.16
技术公布日：2022/1/25