一种移位寄存电路的制作方法

1.本技术实施例涉及液晶显示技术，尤指一种移位寄存电路。


背景技术：

2.在液晶lcd(liquid crystal display，液晶显示器)、oled(organic light
‑
emitting diode,有机发光二极管)、qled(quantum dot light emitting diodes，量子点发光二极管)面板显示行业、乃至新兴的生物医疗领域，薄膜晶体管(thin film transistor,tft)组成的阵列背板都是最基础且最重要的部分。随着大尺寸、高分辨、窄边框等设计需求的增加，阵列行驱动(gate driver on array,goa)技术的优势日益凸显。这种技术是利用现有的tft工艺制程，将行驱动电路设计在面板的侧面，实现栅极信号逐行输出。相对于从ic(集成电路)引脚中直接引出栅极线来提供行栅极信号的设计，goa技术有两个显著有点：1.不需要控制栅极信号的ic，节省了ic支出及ic绑定的工序，从而降低成本和提高了生产效率；2.由于侧边不需要和ic绑定的引脚，因而可以大大缩小侧边的非像素区域，从而提高像素区在整个屏的占比。凭借上述优势，goa技术快速在面板行业普及推广。
3.一般地，goa电路只需要几个简单的输入信号，就可以实现任意多级行选信号的输出。根据薄膜晶体管的种类不同，可以分为低温多晶硅(ltps)goa、氧化物(oxide)goa、非晶硅(asi)goa等技术路线。ltps的性能和稳定性较佳，因此基于ltps的goa设计相对容易。相较之下，asi的迁移率及稳定性表现较差，因此asi的goa电路设计较难。常见的基于asi技术的goa电路，有9t1c(原理图见图1)、9t2c电路(原理图见图2)等。
4.goa电路根据其功能可划分为输入模块、复位模块、移位寄存模块和输出模块四个部分。以9t2c电路为例，其输入模块由t0和t1构成，负责将前级输入信号g[n
‑
1]和后级输入信号g[n+1]传送至电容c2端的q点，从而在时序图的状态1实现对电容c2的充电。图3为9t2c电路原理图的模块划分示意图，图4为9t2c电路运作的时序图，可分为4个状态：
[0005]
状态1：g[n
‑
1]为高电平，g[n+1]为低电平，ck为高电平，ckb为低电平。t0、t3、t4、t6处于开启状态，t1、t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出低电平；
[0006]
状态2：g[n
‑
1]为低电平，g[n+1]为低电平，ck为低电平，ckb为高电平。t3、t4、t6处于开启状态，t0、t1、t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出高电平；
[0007]
状态3：g[n
‑
1]为低电平，g[n+1]为高电平，ck为高电平，ckb为低电平。t1、t6开启，t0、t2、t3、t4、t5、t7、t8关闭。此时，p为低电平，q为低电平，g[n]输出低电平；
[0008]
状态4：g[n
‑
1]为低电平，g[n+1]为低电平，ck为低电平，ckb为高电平。t1、t6开启，t0、t2、t3、t4、t5、t7、t8关闭。此时，p为高电平，q为低电平，g[n]输出低电平；
[0009]
经过上述4个状态后，goa电路实现g[n]脉冲相对于g[n
‑
1]脉冲移位输出。上述的9t2c电路虽然能实现移位寄存功能，但存在两个问题：
[0010]
1.需要前一级g[n
‑
1]和后一级g[n+1]共同控制才能正常输出g[n]，因此，本级的
输出信号会同时依赖于上下级的电路正常工作，这使得9t2c的鲁棒性变得比较差；
[0011]
2.p点电压变为高电平是ckb通过电容c2耦合p点，使得p点的点位拉成高电平。为了让p点获得高电平，需要c2电容较大。但c2过大会引起ckb的负载增加，导致ckb的延迟增大，使得goa的输出延迟增大。


技术实现要素：

[0012]
本技术提供了一种移位寄存电路，能够提高电路的鲁棒性。
[0013]
本技术提供了一种移位寄存电路，可以包括：输入模块、复位模块、移位模块和输出模块；
[0014]
所述输入模块，设置为接收输入信号g[n
‑
1]，输入所述输出模块的第一信号输入端；n为正整数；
[0015]
所述复位模块，设置为对所述第一信号输入端的信号和输出信号g[n]进行复位；
[0016]
所述移位模块，设置为对所述输出模块的第二信号输入端的信号进行控制，以控制所述输出模块中薄膜晶体管tft管的开启和关闭状态；
[0017]
所述输出模块，设置为通过所述tft管的开启和关闭状态的变换，实现对所述输入信号g[n
‑
1]的移位控制，并将移位后的所述输入信号g[n
‑
1]作为输出所述输出信号g[n]进行输出。
[0018]
在本技术的示例性实施例中，所述移位寄存电路可以为8t2c电路或9t2c电路。
[0019]
在本技术的示例性实施例中，所述移位寄存电路为8t2c电路时；
[0020]
所述输入模块可以包括：第一tft管；所述第一tft管的栅极与第一时钟信号ck连接，漏极接收前一级输出信号g[n
‑
1]，源极与所述第一信号输入端连接。
[0021]
在本技术的示例性实施例中，所述移位寄存电路为9t2c电路时；
[0022]
所述输入模块可以包括：第九tft管和第十tft管；
[0023]
所述第九tft管的栅极接收第一时钟信号ck，漏极接收前一级输出信号g[n
‑
1]，源极与所述第一信号输入端连接；
[0024]
所述第十tft管的栅极和漏极连接，并接收所述第一时钟信号ck，源极与所述第二信号输入端连接。
[0025]
在本技术的示例性实施例中，所述复位模块可以包括：第七tft管和第八tft管；所述第七tft管和所述第八tft管的栅极均作为复位命令信号输入端，所述第七tft管和所述第八tft管的源极接低电平；所述第八tft管的漏极与所述移位寄存电路的输出端连接；所述第八tft管的漏极与所述第一tft管的源极连接；
[0026]
所述移位模块可以包括：第二tft管、第三tft管和第二电容；所述第二tft管的漏极与所述第一tft管的源极连接，所述第二tft管的漏极接低电平，所述第二tft管的栅极与所述第二信号输入端连接；所述第二电容的第一端与所述第二信号输入端连接，所述第二电容的第一端接收第二时钟信号ckb；所述第三tft管的栅极与所述第一信号输入端连接，所述第三tft管的源极接低电平，第三tft管的漏极与所述第二电容的第一端连接。
[0027]
在本技术的示例性实施例中，所述复位模块可以包括：第七tft管和第八tft管；所述第七tft管和所述第八tft管的栅极均作为复位命令信号输入端，所述第七tft管和所述第八tft管的源极接低电平；所述第八tft管的漏极与所述移位寄存电路的输出端连接；所
述第八tft管的漏极与所述第九tft管的源极连接；
[0028]
所述移位模块可以包括：第二tft管、第三tft管和第二电容；所述第二tft管的漏极与所述第九tft管的源极连接，所述第二tft管的漏极接低电平，所述第二tft管的栅极与所述第二信号输入端连接；所述第二电容的第一端与所述第二信号输入端连接，所述第二电容的第一端接收第二时钟信号ckb；所述第三tft管的栅极与所述第一信号输入端连接，所述第三tft管的源极接低电平，第三tft管的漏极与所述第二电容的第一端连接。
[0029]
在本技术的示例性实施例中，所述输出模块可以包括：第四tft管、第五tft管、第六tft管和第一电容；
[0030]
所述第四tft管的栅极作为所述第一信号输入端，所述第四tft管的漏极接收所述第二时钟信号ckb，所述第四tft管的源极与作为所述输出模块的信号输出端；
[0031]
所述第一电容的第一端与所述第四tft管的栅极连接，所述第一电容的第二端与所述第四tft管的源极连接；
[0032]
所述第五tft管的栅极作为所述第二信号输入端，所述第五tft管的漏极与所述第四tft管的源极相连，所述第五tft管的源极接低电平；
[0033]
所述第六tft管的栅极接收所述第一时钟信号ck，所述第六tft管的漏极与所述第四tft管的源极连接；所述第六tft管的源极与所述第五tft管的源极相连。
[0034]
与相关技术相比，本技术实施例可以包括：输入模块、复位模块、移位模块和输出模块；所述输入模块，设置为接收输入信号g[n
‑
1]，输入所述输出模块的第一信号输入端；n为正整数；所述复位模块，设置为对所述第一信号输入端的信号和输出信号g[n]进行复位；所述移位模块，设置为对所述输出模块的第二信号输入端的信号进行控制，以控制所述输出模块中tft管的开启和关闭状态；所述输出模块，设置为通过所述tft管的开启和关闭状态的变换，实现对所述输入信号g[n
‑
1]的移位控制，并将移位后的所述输入信号g[n
‑
1]作为输出所述输出信号g[n]进行输出。。通过该实施例方案，提高了电路的鲁棒性。
[0035]
本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。本技术的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
[0036]
附图用来提供对本技术技术方案的理解，并且构成说明书的一部分，与本技术的实施例一起用于解释本技术的技术方案，并不构成对本技术技术方案的限制。
[0037]
图1为相关技术中9t1c电路原理示意图；
[0038]
图2为相关技术中9t2c电路原理示意图；
[0039]
图3为图2中9t2c电路的模块划分示意图；
[0040]
图4为图2中9t2c电路的时序示意图；
[0041]
图5为本技术实施例移位寄存电路组成框图；
[0042]
图6为本技术实施例的8t2c电路原理示意图；
[0043]
图7为图6的8t2c电路时序示意图；
[0044]
图8为图6的8t2c电路仿真波形示意图；
[0045]
图9为本技术实施例的新型的9t2c电路原理示意图；
[0046]
图10为图9的新型的9t2c电路时序示意图；
[0047]
图11为图9的新型的9t2c电路仿真波形示意图。
具体实施方式
[0048]
本技术描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本技术所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
[0049]
本技术包括并设想了与本领域普通技术人员已知的特征和元件的组合。本技术已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本技术中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
[0050]
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本技术实施例的精神和范围内。
[0051]
本技术提供了一种移位寄存电路1，如图5所示，可以包括：输入模块11、复位模块12、移位模块13和输出模块14；
[0052]
所述输入模块11，设置为接收输入信号g[n
‑
1]，输入所述输出模块14的第一信号输入端q；n为正整数；
[0053]
所述复位模块12，设置为对所述第一信号输入端q的信号和输出信号g[n]进行复位；
[0054]
所述移位模块13，设置为对所述输出模块14的第二信号输入端p的信号进行控制，以控制所述输出模块14中tft管的开启和关闭状态；
[0055]
所述输出模块14，设置为通过所述tft管的开启和关闭状态的变换，实现对所述输入信号g[n
‑
1]的移位控制，并将移位后的所述输入信号g[n
‑
1]作为输出所述输出信号g[n]进行输出。
[0056]
在本技术的示例性实施例中，所述移位寄存电路可以为8t2c电路或9t2c电路。
[0057]
在本技术的示例性实施例中，如图6所示，所述移位寄存电路为8t2c电路时；
[0058]
所述输入模块11可以包括：第一tft管t1；所述第一tft管t1的栅极接收第一时钟信号ck，漏极接收前一级输出信号g[n
‑
1]，源极与所述第一信号输入端q连接。
[0059]
在本技术的示例性实施例中，所述复位模块12可以包括：第七tft管t7和第八tft
管t8；所述第七tft管t7和所述第八tft管t8的栅极均作为复位命令信号输入端(reset)，所述第七tft管t7和所述第八tft管t8的源极接低电平(如图6中所示的l)；所述第八tft管t8的漏极与所述移位寄存电路的输出端连接；所述第八tft管t8的漏极与所述第一tft管t1的源极连接；
[0060]
所述移位模块13可以包括：第二tft管t2、第三tft管t3和第二电容c2；所述第二tft管t2的漏极与所述第一tft管t1的源极连接，所述第二tft管t2的漏极接低电平，所述第二tft管t2的栅极与所述第二信号输入端p连接；所述第二电容的第一端与所述第二信号输入端p连接，所述第二电容的第一端接收第二时钟信号ckb；所述第三tft管t3的栅极与所述第一信号输入端q连接，所述第三tft管t3的源极接低电平，第三tft管t3的漏极与所述第二电容c2的第一端连接。
[0061]
在本技术的示例性实施例中，所述输出模块14可以包括：第四tft管t4、第五tft管t5、第六tft管t6和第一电容c1；
[0062]
所述第四tft管t4的栅极作为所述第一信号输入端q，所述第四tft管t4的漏极接收所述第二时钟信号ckb，所述第四tft管t4的源极与作为所述输出模块的信号输出端；
[0063]
所述第一电容c1的第一端与所述第四tft管t4的栅极连接，所述第一电容c1的第二端与所述第四tft管t4的源极连接；
[0064]
所述第五tft管t5的栅极作为所述第二信号输入端p，所述第五tft管t5的漏极与所述第四tft管t4的源极相连，所述第五tft管t5的源极接低电平；
[0065]
所述第六tft管t6的栅极接收所述第一时钟信号ck，所述第六tft管t6的漏极与所述第四tft管t4的源极连接；所述第六tft管t6的源极与所述第五tft管t5的源极相连。
[0066]
在本技术的示例性实施例中，由图6可知，输入模块11由t1构成，栅极信号线与第一时钟信号ck连接，漏极与前一级输出信号g[n
‑
1]连接，源极端与q点相连接，即t4管的栅极；
[0067]
复位模块12由t7和t8组成，分别对所述第一信号输入端q的电位和输出端信号g[n]进行复位；
[0068]
移位模块13由t2、t3和电容c2构成，负责控制q点、p点的电位。p点和q点的电平值直接决定输出模块14中tft管的开启和关闭状态，从而实现对输出的控制；
[0069]
输出模块14是由t4、t5、t6和电容c1组成，可直接输出goa电路的输出信号g[n]。
[0070]
在本技术的示例性实施例中，8t2c的时序驱动如图7所示：
[0071]
状态1：g[n
‑
1]为高电平，ck为高电平，ckb为低电平。t1、t3、t4、t6处于开启状态，t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出低电平；
[0072]
状态2：g[n
‑
1]为低电平，ck为低电平，ckb为高电平。t3、t4、t6处于开启状态，t1、t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出高电平；
[0073]
状态3：g[n
‑
1]为低电平，ck为高电平，ckb为低电平。t1、t6开启，t2、t3、t4、t5、t7、t8关闭。此时，p为低电平，q为低电平，g[n]输出低电平；
[0074]
状态4：g[n
‑
1]为低电平，ck为低电平，ckb为高电平。t1、t6开启，t2、t3、t4、t5、t7、t8关闭。此时，p为高电平，q为低电平，g[n]输出低电平；
[0075]
经过上述4个状态后，goa电路实现g[n]脉冲相对于g[n
‑
1]脉冲移位输出。
[0076]
在本技术的示例性实施例中，通过spice仿真，可以获得预期的输出信号g[n]的波
形，如图8所示。
[0077]
在本技术的示例性实施例中，针对上述图2、图3所示9t2c电路鲁棒性较差的缺点，本技术实施例方案提出的该8t2c电路改变了原9t2c电路的输入模块，使得输入模块只接受g[n
‑
1]的输入信号，而不需要g[n+1]的控制，因此可以提高电路的鲁棒性。另一方面，由于，该8t2c电路的输入模块只有一个晶体管与电容c1相连接，因此漏电情况要小于图2所示的9t2c的2个晶体管的漏电，因此，可以降低漏电对goa电路的影响，提高q点的稳定性。
[0078]
在本技术的示例性实施例中，如图9所示，当所述移位寄存电路为9t2c电路(新型的9t2c电路)时；
[0079]
所述输入模块可以包括：第九tft管t9和第十tft管t10；
[0080]
所述第九tft管t9的栅极接收第一时钟信号ck，漏极接收前一级输出信号g[n
‑
1]，源极与所述第一信号输入端q连接；
[0081]
所述第十tft管t10的栅极和漏极连接，并接收所述第一时钟信号ck，源极与所述第二信号输入端p连接。
[0082]
在本技术的示例性实施例中，所述复位模块12可以包括：第七tft管t7和第八tft管t8；所述第七tft管t7和所述第八tft管t8的栅极均作为复位命令信号输入端，所述第七tft管t7和所述第八tft管t8的源极接低电平(如图9中所示的l)；所述第八tft管t8的漏极与所述移位寄存电路的输出端连接；所述第八tft管t8的漏极与所述第九tft管t9的源极连接；
[0083]
所述移位模块13可以包括：第二tft管t2、第三tft管t3和第二电容c2；所述第二tft管t2的漏极与所述第九tft管t9的源极连接，所述第二tft管t2的漏极接低电平，所述第二tft管t2的栅极与所述第二信号输入端p连接；所述第二电容的第一端与所述第二信号输入端p连接，所述第二电容的第一端接收第二时钟信号ckb；所述第三tft管t3的栅极与所述第一信号输入端q连接，所述第三tft管t3的源极接低电平，第三tft管t3的漏极与所述第二电容c2的第一端连接。
[0084]
在本技术的示例性实施例中，所述输出模块14可以包括：第四tft管t4、第五tft管t5、第六tft管t6和第一电容c1；
[0085]
所述第四tft管t4的栅极作为所述第一信号输入端q，所述第四tft管t4的漏极接收所述第二时钟信号ckb，所述第四tft管t4的源极与作为所述输出模块14的信号输出端；
[0086]
所述第一电容c1的第一端与所述第四tft管t4的栅极连接，所述第一电容c1的第二端与所述第四tft管t4的源极连接；
[0087]
所述第五tft管t5的栅极作为所述第二信号输入端p，所述第五tft管t5的漏极与所述第四tft管t4的源极相连，所述第五tft管t5的源极接低电平；
[0088]
所述第六tft管t6的栅极接收所述第一时钟信号ck，所述第六tft管t6的漏极与所述第四tft管t4的源极连接；所述第六tft管t6的源极与所述第五tft管t5的源极相连。
[0089]
在本技术的示例性实施例中，由图9可知，输入模块11可以由t9、t10构成，其中t10的栅极与漏极短接至ck，源极与p点相连接。t9的栅极信号线与第一时钟信号ck连接，漏极与前一级输出信号g[n
‑
1]连接，源极端与q点相连接；
[0090]
复位模块12由t7和t8组成，分别对所述第一信号输入端q和输出信号g[n]进行复位；
[0091]
移位模块13由t2、t3和电容c2构成，负责控制q点、p点的电位。p点和q点的电平直接决定输出模块中tft管的开启和关闭状态，从而实现对输出的控制；
[0092]
输出模块14是由t4、t5、t6和电容c1组成，可输出goa电路的输出信号g[n]。
[0093]
在本技术的示例性实施例中，新型9t2c电路的时序驱动如图10所示：
[0094]
状态1：g[n
‑
1]为高电平，ck为高电平，ckb为低电平。t0、t3、t4、t6处于开启状态，t1、t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出低电平；
[0095]
状态2：g[n
‑
1]为低电平，ck为低电平，ckb为高电平。t3、t4、t6处于开启状态，t0、t1、t2、t5、t7、t8处于关闭状态。此时，p为低电平，q为高电平，g[n]输出高电平；
[0096]
状态3：g[n
‑
1]为低电平，ck为高电平，ckb为低电平。t0、t1、t5、t6开启，t0、t2、t3、t4、t5、t7、t8关闭。此时，p为高电平，q为低电平，g[n]输出低电平；
[0097]
状态4：g[n
‑
1]为低电平，ck为低电平，ckb为高电平。t1、t5、t6开启，t0、t2、t3、t4、t5、t7、t8关闭。此时，p为高电平，q为低电平，g[n]输出低电平；
[0098]
经过上述4个状态后，goa电路实现g[n]脉冲相对于g[n
‑
1]脉冲移位输出。
[0099]
在本技术的示例性实施例中，通过spice仿真，可以获得预期的输出信号g[n]的波形，如图11所示。
[0100]
在本技术的示例性实施例中，针对图2、图3所示的9t2c电路的第二时钟信号ckb负载较大的问题，本技术实施例方案在上述的8t2c电路的基础上，改变了移位模块和输入模块的设计，形成了一个新型的9t2c电路。新型的9t2c电路的输入模块包括2个晶体管，其中一个晶体管连接g[n
‑
1]与电容c1，另一个晶体管接收第一时钟信号ck，并与电容c2相连接。由于第一时钟信号ck能将p点置为高电平，因此不需要第二时钟信号ckb耦合p点使得p点变成高电平。由于第二时钟信号ckb没有电容c2的负载，因此可以降低第二时钟信号ckb的延迟，从而降低goa电路的输出延迟。
[0101]
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其他存储器技术、cd
‑
rom、数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。