移位寄存器、扫描驱动电路、驱动方法、显示面板及装置与流程

1.本公开涉及显示技术领域，尤其涉及一种移位寄存器、扫描驱动电路、驱动方法、显示面板及装置。


背景技术：

2.扫描驱动电路为显示装置中的重要组成部分。扫描驱动电路可以包括多级级联的移位寄存器，每一级移位寄存器可以与显示装置中的一行走线电连接电连接。扫描驱动电路可以向显示装置中的多条走线(例如栅线或使能信号线等)中逐行输入扫描信号，以使得显示装置能够进行画面显示。
3.但是，在显示装置进行显示的过程中，动态画面切换的过程中会产生图像拖影现象，即，当显示装置从一帧画面切换到另一帧画面时，观看者会感受到上一帧的画面拖影(也成动态图像拖影)，从而会影响图像显示效果。


技术实现要素：

4.本公开提供一种移位寄存器、扫描驱动电路、驱动方法、显示面板及装置，以改善动态图像拖影的现象，提高图像显示的效果。
5.一方面，提供一种移位寄存器的驱动方法。所述移位寄存器包括多个子移位寄存器，每个子移位寄存器在一个帧周期中对应一个行扫描时段，所述行扫描时段包括扫描阶段和插黑阶段。其中，所述多个子移位寄存器所对应的多个行扫描时段包括至少m个行扫描时段组，每个行扫描时段组包括n个行扫描时段，且所述n个行扫描时段的扫描阶段的时序相同；m≥1，n≥2，且m和n为整数。所述行扫描时段的插黑阶段开始的时间在所述多个行扫描时段中的最后一个行扫描时段的扫描阶段之后；所述插黑阶段的持续时长，小于或等于相邻两个行扫描时段在逐行输出扫描信号的情况下，两个扫描阶段开始的时间的参考时间差，且所述多个行扫描时段的插黑阶段最多包括m
×
(n-1)种时序。
6.在一些实施例中，所述多个行扫描时段的插黑阶段的时序相同；或者，所述多个行扫描时段的插黑阶段包括至少两种时序，至少有两个行扫描时段的插黑阶段的时序相同；或者，所述多个行扫描时段的插黑阶段包括至少两种时序，相对靠前的行扫描时段的插黑阶段的时间早于相对靠后的行扫描时段的插黑阶段。
7.在一些实施例中，所述移位寄存器包括八个子移位寄存器，所述八个子移位寄存器在一个帧周期中分别对应八个行扫描时段。其中，所述八个行扫描时段包括一个行扫描时段组，每个行扫描时段组包括两个的行扫描时段，所述八个行扫描时段的八个插黑阶段的时序相同；或，所述八个行扫描时段包括两个行扫描时段组，每个行扫描时段组包括两个的行扫描时段；所述八个行扫描时段的八个插黑阶段包括两种时序，前四个行扫描时段的插黑阶段的时序相同，后四个行扫描时段的插黑阶段的时序相同；或，所述八个行扫描时段包括四个行扫描时段组，每个行扫描时段组包括两个的行扫描时段；所述八个行扫描时段的八个插黑阶段包括四种时序，每个行扫描时段组的插黑阶段的时序相同。
8.本公开的一些实施例提供的移位寄存器的驱动方法，在一个帧周期，使得至少两个行扫描时段的扫描阶段的时序相同，从而节省出空闲时间，利用所节省出的空闲时间进行插黑。因此，本公开的一些实施例提供的移位寄存器的驱动方法，在刷新频率一定的情况下，可以在不压缩每个扫描阶段的时间的基础上，增加插黑阶段的时间，即在子像素发光以进行正常图像显示的过程中，插入黑画面，从而增大mprt(motion picture response time，动态图像响应时间)，改善动态图像拖影的现象，提高图像显示的效果。
9.另一方面，提供一种移位寄存器。所述移位寄存器用于执行如上述任一实施例所述的移位寄存器的驱动方法。所述移位寄存器包括多个子移位寄存器，每个子移位寄存器电连接一行子像素。所述子移位寄存器包括输入电路和输出电路。所述输入电路与输入信号端及第一节点耦接；所述输入电路被配置为，响应于在所述输入信号端处接收的扫描输入信号，将所述扫描输入信号传输至所述第一节点；及，响应于在所述输入信号端处接收的插黑输入信号，将所述插黑输入信号传输至所述第一节点。所述输出电路与所述第一节点、第一时钟信号端clke及第一输出信号端耦接；所述输出电路被配置为，在所述扫描输入信号传输至所述第一节点的情况下，将在所述第一时钟信号端处接收的扫描时钟信号传输至所述第一输出信号端，以使所述第一输出信号端输出扫描信号；及，在所述插黑输入信号传输至所述第一节点的情况下，将在所述第一时钟信号端处接收的插黑时钟信号传输至所述第一输出信号端，以使所述第一输出信号端输出插黑信号。
10.其中，所述移位寄存器包括m个子移位寄存器组，每个子移位寄存器组包括相邻的n个子移位寄存器，m≥1，n≥2，且m和n为整数；所述n个子移位寄存器被配置为，接收时序相同的扫描时钟信号，以输出时序相同的扫描信号。所述插黑信号开始输出的时间在所述多个子移位寄存器中的最后一个子移位寄存器所连接的一行子像素完成数据信号写入之后；所述插黑信号的持续时长，小于或等于相邻两个子移位寄存器在逐行输出扫描信号的情况下，两个扫描信号的开始时间的参考时间差；所述多个子移位寄存器所输出的插黑信号最多包括m
×
(n-1)种时序。
11.又一方面，提供一种扫描驱动电路。所述扫描驱动电路包括级联的多个如上述实施例所述的移位寄存器。
12.在一些实施例中，每个所述移位寄存器包括x个子移位寄存器，x≥2，且x为整数。所述扫描驱动电路还包括多个第一时钟信号线组，每个第一时钟信号线组至少包括x-m
×
(n-1)条第一时钟信号线。每个移位寄存器的多个第一时钟信号端与一个第一时钟信号线组的多条第一时钟信号线对应耦接。
13.在一些实施例中，所述移位寄存器中，每个子移位寄存器组的n个子移位寄存器的第一时钟信号端与同一条第一时钟信号线耦接，不同子移位寄存器组与不同的第一时钟信号线耦接。所述移位寄存器中，除m个子移位寄存器组以外的其余各子移位寄存器的第一时钟信号端分别与不同的第一时钟信号线耦接。
14.再一方面，提供一种扫描驱动电路的驱动方法。所述驱动方法应用于上述任一实施例所述扫描驱动电路。每个帧周期包括多个行扫描时段，每个行扫描时段包括扫描阶段和插黑阶段；所述扫描驱动电路的每个移位寄存器的每个子移位寄存器用于执行一个行扫描时段。在所述扫描阶段，所述子移位寄存器接收扫描输入信号和扫描时钟信号，输出扫描信号，以控制所述子移位寄存器电连接的一行子像素发光。在所述插黑阶段，所述输入电路
接收插黑输入信号和插黑时钟信号，输出插黑信号，以控制所述子移位寄存器电连接的一行子像素停止发光。
15.在一些实施例中，所述移位寄存器的每个子移位寄存器所执行的行扫描时段的插黑阶段，在所述移位寄存器的多个子移位寄存器所执行的多个行扫描时段的扫描阶段之后，且在其他移位寄存器中的一个子移位寄存器所执行的行扫描时段对应的一行子像素数据信号写入之前。
16.在一些实施例中，任一所述子移位寄存器所执行的行扫描时段的插黑阶段，在级联的多个移位寄存器中的最后一个子移位寄存器所执行的行扫描时段的扫描阶段之后。
17.又一方面，提供一种移位寄存器的驱动方法。所述移位寄存器包括多个子移位寄存器，每个子移位寄存器在一个帧周期中对应一个行扫描时段，所述行扫描时段包括扫描阶段和插黑阶段。其中，所述插黑阶段开始的时间与设定行扫描时段所驱动的一行子像素开始数据信号写入的时间相同，且所述插黑阶段的持续时长与所述设定行扫描时段所驱动的一行子像素数据信号写入的持续时长的比值小于或等于1/2；所述设定行扫描时段为，其他移位寄存器的一个子移位寄存器所对应的行扫描时段。
18.又一方面，提供一种移位寄存器。所述移位寄存器用于执行如上述实施例所述的移位寄存器的驱动方法。所述移位寄存器包括多个子移位寄存器，每个子移位寄存器电连接一行子像素。所述子移位寄存器包括扫描输入电路、插黑输入电路和输出电路。所述扫描输入电路与扫描输入信号端及第一节点耦接；所述扫描输入电路被配置为，响应于在所述扫描输入信号端处接收的扫描输入信号，将所述扫描输入信号传输至所述第一节点。所述插黑输入电路与插黑信号端及所述第一节点耦接；所述插黑输入电路被配置为，响应于在所述插黑输入信号端处接收的插黑输入信号，将所述插黑输入信号传输至所述第一节点。所述输出电路与所述第一节点、第一时钟信号端clke及第一输出信号端耦接；所述输出电路被配置为，在所述扫描输入信号传输至所述第一节点的情况下，将在所述第一时钟信号端处接收的扫描时钟信号传输至所述第一输出信号端，以使所述第一输出信号端输出扫描信号；及，在所述插黑输入信号传输至所述第一节点的情况下，将在所述第一时钟信号端处接收的插黑时钟信号传输至所述第一输出信号端，以使所述第一输出信号端输出插黑信号。
19.其中，所述插黑信号开始输出的时间与设定子移位寄存器所连接的一行子像素开始数据信号写入的时间相同，且所述插黑信号的持续时长与所述设定子移位寄存器所连接的一行子像素数据信号写入的持续时长的比值小于或等于1/2；所述设定子移位寄存器为，其他移位寄存器中的一个子移位寄存器。
20.又一方面，提供一种扫描驱动电路。所述扫描驱动电路包括级联的多个如上述实施例所述的移位寄存器。
21.又一方面，提供一种显示面板。所述显示面板包括上述任一实施例所述的扫描驱动电路。
22.又一方面，提供一种显示装置。所述显示装置包括上述实施例所述的显示面板。
23.本公开的一些实施例提供的移位寄存器、扫描驱动电路、扫描驱动电路的驱动方法、显示面板和显示装置的有益效果与上述技术方案提供的移位寄存器的驱动方法的有益效果相同，在此不做赘述。
附图说明
24.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
25.图1为根据一些实施例的一种显示装置的结构图；
26.图2为根据一些实施例的一种显示面板的结构图；
27.图3为根据一些实施例的另一种显示面板的结构图；
28.图4为根据一些实施例的一种子像素的电路图；
29.图5为根据相关技术中的一种对应于图4所示子像素的时序图；
30.图6为根据一些实施例对应于图4所示子像素的时序图；
31.图7为根据一些实施例的一种移位寄存器的结构图；
32.图8为根据一些实施例的一种子移位寄存器的电路图；
33.图9为根据一些实施例的另一种子移位寄存器的电路图；
34.图10为根据一些实施例的再一种子移位寄存器的电路图；
35.图11为根据一些实施例的另一种移位寄存器的结构图；
36.图12为根据一些实施例的一种子移位寄存器的插黑输入电路的电路图；
37.图13为根据一些实施例的又一种子移位寄存器的电路图；
38.图14为根据一些实施例的一种扫描驱动电路的结构图；
39.图15为根据一些实施例的另一种扫描驱动电路的结构图；
40.图16为根据一些实施例的一种扫描驱动电路的部分子移位寄存器的时序图；
41.图17为图16所示的一种扫描驱动电路的时钟信号线的时序图；
42.图18为根据一些实施例的另一种扫描驱动电路的部分子移位寄存器的时序图；
43.图19为图18所示的一种扫描驱动电路的时钟信号线的时序图；
44.图20为根据一些实施例的再一种扫描驱动电路的部分子移位寄存器的时序图；
45.图21为图20所示的一种扫描驱动电路的时钟信号线的时序图；
46.图22为根据一些实施例的再一种扫描驱动电路的时序图；
47.图23为图22所示的一种扫描驱动电路的时钟信号线的时序图；
48.图24为根据一些实施例的又一种扫描驱动电路的时序图；
49.图25为图24所示的一种扫描驱动电路的时钟信号线的时序图。
具体实施方式
50.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
51.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，
术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
52.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
53.在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
[0054]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0055]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0056]
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当
……
时”或“在
……
时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定
……”
或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定
……
时”或“响应于确定
……”
或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
[0057]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0058]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0059]
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0060]
本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管(例如氧化物薄膜晶体管)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
[0061]
在一些实施例中，移位寄存器所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为p型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为n型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
[0062]
在本公开的实施例提供的电路中，节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而
成的节点。
[0063]
在本公开的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)。术语“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
[0064]
下面，在本公开的实施例提供的电路中，以晶体管均以n型晶体管为例进行说明。
[0065]
本公开的一些实施例提供一种显示装置2000，如图1所示，该显示装置2000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(pda)、手持式或便携式计算机、gps接收器/导航器、相机、mp4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
[0066]
在一些实施例中，如图1所示。显示装置2000包括上述显示面板1000。
[0067]
示例性地，上述显示装置2000还包括框架、电路板、源极驱动芯片以及其他电子配件等。其中，显示面板1000可以设置在该框架内。
[0068]
上述显示面板1000的类型包括多种，可以根据实际需要选择设置。
[0069]
示例性地，上述显示面板1000可以为：有机发光二极管(organic light emitting diode，简称oled)显示面板、量子点发光二极管(quantum dot light emitting diodes，简称qled)显示面板、微发光二极管(micro light emitting diodes，简称micro led)显示面板等中的任一者，本公开对此不做具体限定。
[0070]
下面以上述显示面板1000为oled显示面板为例，对本公开的一些实施例进行示意性说明。
[0071]
在一些实施例中，如图2和图3所示，上述显示面板1000具有显示区a，以及设置在显示区a旁侧的边框区b。其中，“旁侧”指的是显示区a的一侧、两侧、三侧或者周侧，也即，边框区b可以位于显示区a的一侧、两侧或三侧，或者，边框区b可以围绕显示区a设置。
[0072]
在一些实施例中，如图2和图3所示，上述显示面板1000可以包括：扫描驱动电路100和衬底200。该衬底200用于承载扫描驱动电路100。
[0073]
此处，扫描驱动电路100既可以位于边框区b，也可以位于显示区a。本公开对此不做限定。
[0074]
上述衬底200的类型包括多种，可以根据实际需要选择设置。
[0075]
示例性地，衬底200可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或pmma(polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。
[0076]
示例性地，衬底200可以为柔性衬底。该柔性衬底例如可以为pet(polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、pen(polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或pi(polyimide，聚酰亚胺)衬底等。此时，显示面板1000可以为柔性显示面板。
[0077]
此处，扫描驱动电路100例如可以为发光控制电路，也可以为栅极驱动电路。其中，本公开以扫描驱动电路100为栅极驱动电路为例进行示意性说明。
[0078]
在一些实施例中，如图2和图3所示，上述显示面板1000还可以包括：设置在衬底200的一侧、且位于显示区a的多个子像素p。该多个子像素p例如可以沿第一方向x排列为多行，沿第二方向y排列为多列。其中，每行子像素p可以包括多个子像素p，每列子像素p可以包括多个子像素p。
[0079]
此处，第一方向x和第二方向y相互交叉。第一方向x和第二方向y之间的夹角可以根据实际需要选择设置。示例性地，第一方向x和第二方向y之间的夹角可以为85
°
、89
°
或90
°
等。
[0080]
在一些实施例中，如图2和图3所示，上述显示面板1000还可以包括：设置在衬底200的一侧、且位于显示区a的多条栅线gl以及多条数据线dl。其中，该多条栅线gl沿第一方向x延伸，该多条数据线dl沿第二方向y延伸。
[0081]
示例性地，可以将沿第一方向x排列成一行的子像素p称为同一行子像素p，将沿第二方向y排列成一列的子像素p称为同一列子像素p。同一行子像素p可以与一条栅线gl电连接，同一列子像素p可以与一条数据线dl电连接。
[0082]
在一些实施例中，如图4所示，上述多个子像素p中，每个子像素p可以包括像素驱动电路及与该像素驱动电路电连接的发光器件。该发光器件可以为oled。
[0083]
示例性地，一条栅线gl可以与同一行子像素p中的多个像素驱动电路电连接，一条数据线dl可以与同一列子像素p中的多个像素驱动电路电连接。
[0084]
上述像素驱动电路的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路的结构可以包括“2t1c”、“3t1c”、“6t1c”、“7t1c”、“6t2c”或“7t2c”等结构。其中，“t”表示为晶体管，位于“t”前面的数字表示为晶体管的数量，“c”表示为存储电容器，位于“c”前面的数字表示为存储电容器的数量。
[0085]
此处，在显示面板1000使用的过程中，像素驱动电路中的晶体管及发光器件的稳定性可能会下降(例如驱动晶体管的阈值电压漂移)，影响显示面板1000的显示效果，这样便需要对子像素p进行补偿。
[0086]
对子像素p进行补偿的方式可以包括多种，可以根据实际需要选择设置。例如，可以在子像素p中设置像素补偿电路，以利用该像素补偿电路对子像素p进行内部补偿。又如，可以通过子像素p内部的晶体管对驱动晶体管或发光器件进行感测，并将感测到的数据传输到外部感应电路，以利用该外部感应电路计算需要补偿的驱动电压值并进行反馈，从而实现对子像素p的外部补偿。
[0087]
本公开以采用外部补偿的方式(对驱动晶体管进行感测)，且像素驱动电路采用“3t1c”的结构为例，对子像素p的结构及工作过程进行示意性说明。
[0088]
示例性地，如图4所示，像素驱动电路可以包括：开关晶体管t1、驱动晶体管t2、感测晶体管t3和存储电容器cst。
[0089]
例如，如图4所示，开关晶体管t1的控制极与第一扫描信号端g1电连接，开关晶体管t1的第一极与数据信号端data电连接，开关晶体管t1的第二极与第二节点g电连接。其中，开关晶体管t1被配置为，响应于在第一扫描信号端g1处接收的第一扫描信号，将在数据信号端data处接收的数据信号传输至第二节点g。
[0090]
此处，数据信号例如可以包括检测数据信号、显示数据信号和插黑数据信号。其中，检测数据信号用在消隐时段，显示数据信号用在显示时段，插黑数据信号用在插黑写入阶段。关于插黑写入阶段、显示时段和消隐时段，可以参照下面一些实施例中的说明，此处不再赘述。
[0091]
例如，如图4所示，驱动晶体管t2的控制极与第二节点g电连接，驱动晶体管t2的第一极与第四电压信号端elvdd电连接，驱动晶体管t2的第二极与第三节点s电连接。其中，驱动晶体管t2被配置为，在第二节点g的电压的控制下，将在第四电压信号端elvdd处接收的第四电压信号传输至第三节点s。
[0092]
例如，如图4所示，存储电容器cst的第一端与第二节点g电连接，存储电容器cst的第二端与第三节点s电连接。其中，开关晶体管t1在对第二节点g进行充电的过程中，同时对存储电容器cst进行充电。
[0093]
例如，如图4所示，发光器件的阳极与第三节点s电连接，发光器件的阴极与第五电压信号端elvss电连接。发光器件被配置为，在来自第三节点s处的第四电压信号和第五电压信号端elvss所传输的第五电压信号的相互配合下，进行发光。
[0094]
例如，如图4所示，感测晶体管t3的控制极与第二扫描信号端g2电连接，感测晶体管t3的第一极与第三节点s电连接，感测晶体管t3的第二极与感测信号端sense电连接。其中，感测晶体管t3被配置为，响应于在第二扫描信号端g2处接收的第二扫描信号，检测驱动晶体管t2的电特性以实现外部补偿。该电特性例如包括驱动晶体管t2的阈值电压和/或载流子迁移率。
[0095]
此处，感测信号端sense可以提供复位信号或获取感测信号，其中，复位信号用于对第三节点s进行复位，获取感测信号用于获取驱动晶体管t2的阈值电压。
[0096]
基于像素驱动电路的结构，如图2所示，同一行子像素p中的多个像素驱动电路可以与两条栅线gl(也即第一栅线和第二栅线)电连接。例如，各第一扫描信号端g1可以与第一栅线电连接并接收第一栅线传输的第一扫描信号；各第二扫描信号端g2可以与第二栅线电连接，并接收第二栅线传输的第二扫描信号。
[0097]
需要说明的是，一个帧周期例如可以包括依次进行的显示时段、插黑时段和消隐时段。在显示时段，子移位寄存器10可以驱动相应的子像素p进行图像显示；在插黑时段，子移位寄存器10可以驱动相应的子像素p显示黑画面；在消隐时段，子移位寄存器10可以驱动相应的子像素p进行外部补偿。下面仅对其中的显示时段进行示意性说明。
[0098]
在显示时段，如图5所示，子像素p的工作过程例如可以包括复位阶段p1、数据写入阶段p2和发光阶段p3。
[0099]
在复位阶段p1中，第二扫描信号端g2所提供的第二扫描信号的电平为高电平，感测信号端sense提供复位信号(该复位信号的电平例如为低电平)。感测晶体管t3在第二扫描信号的控制下导通，接收复位信号，并将该复位信号传输至第三节点s，对第三节点s进行复位。
[0100]
在数据写入阶段p2中，第一扫描信号端g1所提供的第一扫描信号的电平为高电平，数据信号端data所提供的显示数据信号的电平为高电平。开关晶体管t1在第一扫描信号的控制下导通，接收显示数据信号，并将该显示数据信号传输至第二节点g，同时对存储电容器cst进行充电。
[0101]
在发光阶段p3中，第一扫描信号端g1所提供的第一扫描信号的电平为低电平，第二扫描信号端g2所提供的第二扫描信号的电平为低电平，第四电压信号端elvdd所提供的第四电压信号的电平为高电平。开关晶体管t1在第一扫描信号的控制下关断，感测晶体管t3在第二扫描信号的控制下关断。存储电容器cst开始放电，使得第二节点g的电压保持为高电平。驱动晶体管t2在第二节点g的电压的控制下导通，接收第四电压信号，并将该第四电压信号传输至第三节点s，使得发光器件在第四电压信号和第五电压信号端elvss所传输的第五电压信号的相互配合下，进行发光。
[0102]
在一些实施例中，上述扫描驱动电路100与上述多个子像素p位于衬底200的同一侧。该扫描驱动电路100可以包括级联的多个移位寄存器1，一个移位寄存器1可以与至少一行子像素p中的多个像素驱动电路电连接。示例性地，一个移位寄存器1包括多个子移位寄存器10，每个子移位寄存器10与一行子像素p中的多个像素驱动电路电连接。
[0103]
需要说明的是，第一扫描信号端g1所传输的第一扫描信号和第二扫描信号端g2所传输的第二扫描信号均由扫描驱动电路100提供。也即，扫描驱动电路100中的每个子移位寄存器10可以通过第一栅线与第一扫描信号端g1电连接，通过该第一栅线向第一扫描信号端g1传输第一扫描信号，并通过第二栅线与第二扫描信号端g2电连接，通过该第二栅线向第二扫描信号端g2传输第二扫描信号。
[0104]
当然，如图3所示，同一行子像素p中的多个像素驱动电路也可以与同一条栅线gl电连接。在此情况下，上述第一扫描信号和第二扫描信号相同。扫描驱动电路100中，每个子移位寄存器10均通过相应的栅线gl与第一扫描信号端g1及第二扫描信号端g2电连接，并通过该栅线gl向第一扫描信号端g1及第二扫描信号端g2传输信号。
[0105]
相关技术中，在显示面板1000进行显示的过程中，动态画面切换的过程中会产生图像拖影现象，也即，当显示面板1000从一帧画面切换到另一帧画面时，观看者会感受到上一帧的画面拖影(也成动态图像拖影)，从而会影响图像显示效果。
[0106]
基于此，本公开的一些实施例提供一种移位寄存器的驱动方法，如图7所示，每个移位寄存器1包括多个子移位寄存器10。每个子移位寄存器10电连接一行子像素p(参见图2和图3)中的多个像素驱动电路，结合图18和图22，每个子移位寄存器10在一个帧周期中对应一个行扫描时段，每个行扫描时段包括扫描阶段p6和插黑阶段p7。
[0107]
需要说明的是，每个子移位寄存器10所对应的一个行扫描时段中扫描阶段p6，对应与其电连接一行子像素p中的多个像素驱动电路的复位阶段p1和数据写入阶段p2；复位阶段p1和数据写入阶段p2的相关描述可以参考上文，在此不做赘述。每个子移位寄存器10所对应的一个行扫描时段中插黑阶段p7，对应与其电连接一行子像素p中的多个像素驱动电路的插黑写入阶段p4，插黑写入阶段p4的相关描述可以参考下文，在此不做赘述。
[0108]
在一些实施例中，多个子移位寄存器10所对应的多个行扫描时段包括至少m个行扫描时段组，每个行扫描时段组包括n个行扫描时段，且n个行扫描时段的扫描阶段p6的时序相同；m≥1，n≥2，且m和n为整数。在此情况下，移位寄存器1中，每个行扫描时段组至少可以节省出n-1个相邻两个行扫描时段在逐行输出扫描信号的情况下，两个扫描阶段开始的时间的参考时间差。例如，每个行扫描时段组可以节省出n-1个子像素p的数据写入阶段p2的时长。这样的话，在一个帧周期，移位寄存器1中的m个行扫描时段组至少可以节省出m
×
(n-1)子像素p的数据写入阶段p2的时长。图18中以一个行扫描时段组20包括两个行扫描时
段为例进行示意，图22中以两个行扫描时段组20分别包括两个行扫描时段为例进行示意。
[0109]
其中，行扫描时段的插黑阶段p7开始的时间在多个行扫描时段中的最后一个行扫描时段的扫描阶段p6之后，每个插黑阶段p7的持续时长，小于或等于相邻两个行扫描时段在逐行输出扫描信号的情况下，两个扫描阶段p6开始的时间的参考时间差。例如，每个插黑阶段p7的持续时长小于或等于相邻子像素p的数据写入阶段p2的时长。此外，多个行扫描时段的插黑阶段p7最多包括m
×
(n-1)种时序。也就是说，在一个帧周期，移位寄存器1中的插黑阶段p7最多占用m
×
(n-1)子像素p的数据写入阶段p2的时长。
[0110]
由上述可知，本公开的一些实施例提供的移位寄存器的驱动方法，在一个帧周期，使得至少两个行扫描时段的扫描阶段p6的时序相同，从而节省出空闲时间，利用所节省出的空闲时间进行插黑。因此，本公开的一些实施例提供的移位寄存器的驱动方法，在刷新频率一定的情况下，可以在不压缩每个扫描阶段p6的时间的基础上，增加插黑阶段p7的时间，即在子像素p发光以进行正常图像显示的过程中，插入黑画面，从而增大mprt(motion picture response time，动态图像响应时间)，改善动态图像拖影的现象，提高图像显示的效果。
[0111]
在一些实施例中，每个移位寄存器1中，参见图18和图20，多个行扫描时段的插黑阶段p7的时序相同。
[0112]
示例性地，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10在一个帧周期中分别对应八个行扫描时段。其中，如图18和图20所示，八个行扫描时段包括一个行扫描时段组，每个行扫描时段组包括两个的行扫描时段，八个行扫描时段的八个插黑阶段p7的时序相同。
[0113]
在另一些实施例中，每个移位寄存器1中，参见图22，多个行扫描时段的插黑阶段p7包括至少两种时序，相对靠前的行扫描时段的插黑阶段p7的时间早于相对靠后的行扫描时段的插黑阶段p7。
[0114]
示例性地，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10在一个帧周期中分别对应八个行扫描时段。其中，如图22所示，八个行扫描时段包括两个行扫描时段组，每个行扫描时段组包括两个的行扫描时段。八个行扫描时段的八个插黑阶段p7包括两种时序，前四个行扫描时段的插黑阶段p7的时序相同，后四个行扫描时段的插黑阶段p7的时序相同，且前四个行扫描时段的插黑阶段p7的时序，早于后四个行扫描时段的插黑阶段p7的时序。
[0115]
在又一些实施例中，参见图24，多个行扫描时段的插黑阶段p7包括至少两种时序，至少有两个行扫描时段的插黑阶段p7的时序相同。
[0116]
示例性地，如图24所示，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10在一个帧周期中分别对应八个行扫描时段。其中，八个行扫描时段包括四个行扫描时段组，每个行扫描时段组包括两个的行扫描时段；八个行扫描时段的八个插黑阶段p7包括四种时序，每个行扫描时段组的插黑阶段p7的时序相同。
[0117]
本公开的一些实施例还提供一种移位寄存器1，用于执行如上述任一实施例所述的移位寄存器的驱动方法。如图7和图8所示，每个移位寄存器1包括多个子移位寄存器10。每个子移位寄存器10电连接一行子像素p(参见图2和图3)中的多个像素驱动电路。其中，子移位寄存器10包括输入电路11和输出电路12。
[0118]
在一些实施例中，如图7和图8所示，输入电路11与输入信号端input(附图以及下文均简写为iput)及第一节点n1耦接。其中，输入电路11被配置为，响应于在输入信号端iput处接收的扫描输入信号，将扫描输入信号传输至第一节点n1；及，响应于在输入信号端iput处接收的插黑输入信号，将插黑输入信号传输至第一节点n1。
[0119]
示例性地，在输入信号端iput的电平为高电平的情况下，输入电路11可以在扫描输入信号或插黑输入信号的作用下导通，并将扫描输入信号或插黑输入信号传输至第一节点n1，对第一节点n1进行充电，使得第一节点n1的电压升高。
[0120]
需要说明的是，在本公开的实施例中，扫描输入信号和插黑输入信号分别在不同的时间传输至输入电路11。
[0121]
在一些实施例中，如图7和图8所示，输出电路12与第一节点n1、第一时钟信号端clke及第一输出信号端output1(附图以及下文均简写为oput1)耦接。其中，输出电路12被配置为，在扫描输入信号传输至第一节点的情况下，将在第一时钟信号端clke处接收的扫描时钟信号传输至第一输出信号端oput1，以使第一输出信号端oput1输出扫描信号；及，在插黑输入信号传输至第一节点n1的情况下，将在第一时钟信号端clke处接收的插黑时钟信号传输至第一输出信号端oput1，以使第一输出信号端oput1输出插黑信号。
[0122]
示例性地，在第一节点n1的电压为高电平的情况下，输出电路12可以在第一节点n1的电压的控制下导通，将在第一时钟信号端clke处接收的第一时钟信号作为扫描信号，从第一输出信号端oput1输出。以及，在第一节点n1的电压为高电平的情况下，输出电路12可以在第一节点n1的电压的控制下导通，将在第一时钟信号端clke处接收的第一时钟信号作为插黑信号，从第一输出信号端oput1输出。
[0123]
需要说明的是，在本公开的实施例中，扫描信号和插黑信号分别在不同的时间从第一输出信号端oput1输出。
[0124]
在此情况下，同一行子像素p中的多个像素驱动电路与同一条栅线gl电连接。一个子移位寄存器10的第一输出信号端oput1则可以通过该栅线gl与相应行子像素p中多个像素驱动电路的第一扫描信号端g1和第二扫描信号端g2电连接，第一输出信号端oput1所输出的扫描信号和插黑信号也便可以经该栅线gl传输至该多个像素驱动电路的第一扫描信号端g1和第二扫描信号端g2。
[0125]
在一些实施例中，参见图7，上述移位寄存器1包括m个子移位寄存器组20，m≥1，且m为整数。每个子移位寄存器组20包括相邻的n个子移位寄存器10，n≥2，且n为整数。其中，n个子移位寄存器10被配置为，接收时序相同的扫描时钟信号，以输出时序相同的扫描信号(参见图18)。
[0126]
此外，插黑信号开始输出的时间在x个子移位寄存器10中的最后一个子移位寄存器10所连接的一行子像素p的像素驱动电路完成数据信号写入之后，以避免插黑信号与扫描信号出现干扰。
[0127]
本公开的一些实施例提供的移位寄存器的有益效果与上述技术方案提供的移位寄存器的驱动方法的有益效果相同，在此不做赘述。
[0128]
如图3所示，以同一行子像素p中多个像素驱动电路的第一扫描信号端g1和第二扫描信号端g2，与同一条栅线gl电连接为例。
[0129]
如前述，子像素p中的像素驱动电路，如图6所示，一个帧周期例如可以包括依次进
行的显示时段、插黑时段和消隐时段。插黑时段包括插黑写入阶段p4和插黑保持阶段p5。
[0130]
在显示时段，第一节点n1的电压首先是由输入电路11抬升的。响应于在输入信号端iput处接收的扫描输入信号，输入电路11导通并对第一节点n1进行充电，输出电路12可以在第一节点n1的电压的控制下导通，将第一时钟信号作为扫描信号，从第一输出信号端oput1输出。
[0131]
在复位阶段p1和数据写入阶段p2中，输入电路11关断，第一节点n1的电压保持为高电平，输出电路12在第一节点n1的电压的作用下保持导通状态，从第一输出信号端oput1输出的第一时钟信号的电平为高电平。在发光阶段p3中，第一节点n1的电压为低电平，输出电路12关断，从第一输出信号端oput1输出的信号的电平为低电平，驱动晶体管t2在第一节点g的电压的控制下导通，驱动发光器件发光。
[0132]
在发光器件发光过程中的某一时刻(也即图6所示中发光阶段p3和插黑写入阶段p4交替的时刻)，响应于在输入信号端iput处接收的插黑输入信号，输入电路11导通并对第一节点n1进行充电后，输出电路12可以在第一节点n1的电压的控制下导通，将第一时钟信号作为插黑信号，从第一输出信号端oput1输出。
[0133]
此时，插黑信号传输至相应像素驱动电路的第一扫描信号端g1和第二扫描信号端g2。插黑信号的电平为高电平，开关晶体管t1在插黑信号的控制下导通，将低电平或较低电平的数据信号(也可以称为插黑数据信号)传输至第二节点g；感测晶体管t3在插黑信号的控制下导通，将低电平的复位信号传输至第三节点s。此时vgs(也即第二节点g和第三节点s之间的压差)小于vth(也即驱动晶体管t2的阈值电压)，子像素p停止发光，切换为黑画面。在插黑保持阶段t5中，子像素p持续显示为黑画面。
[0134]
也就是说，本公开可以在子像素p发光以进行正常图像显示的过程中，插入黑画面，这样可以在不增加刷新频率的基础上，增大mprt(motion picture response time，动态图像响应时间)，改善动态图像拖影的现象，提高图像显示的效果。
[0135]
此外，通过控制插黑信号及插黑数据信号的写入时间，便可以控制子像素p正常发光的时长与保持为黑画面的时长之比，这样便于调整mprt，进而有利于改善动态图像拖影的现象，提高图像显示的效果。
[0136]
在移位寄存器1包括八个子移位寄存器10，八个行扫描时段包括一个行扫描时段组，每个行扫描时段组包括两个的行扫描时段，八个行扫描时段的八个插黑阶段p7的时序相同的情况下，如图7和图18所示，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括一个子移位寄存器组20，每个子移位寄存器组20包括相邻的两个子移位寄存器10，八个子移位寄存器10所输出的八个插黑信号的时序相同。
[0137]
在移位寄存器1包括八个子移位寄存器10，八个行扫描时段的八个插黑阶段p7包括两种时序，前四个行扫描时段的插黑阶段p7的时序相同，后四个行扫描时段的插黑阶段p7的时序相同的情况下，参见图7和图22，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括两个子移位寄存器组20，每个子移位寄存器组20包括相邻的两个子移位寄存器10，八个子移位寄存器10所输出的八个插黑信号包括两种时序。其中，八个子移位寄存器10，前四个子移位寄存器10所输出的四个插黑信号的时序相同；后四个子移位寄存器10所输出的四个插黑信号的时序相同，且前四个子移位寄存器10所输出的插黑信号的时间，早于后四个子移位寄存器10所输出的插黑信号的时间。
[0138]
在移位寄存器1包括八个子移位寄存器10，八个行扫描时段包括四个行扫描时段组，每个行扫描时段组包括两个的行扫描时段；八个行扫描时段的八个插黑阶段p7包括四种时序，每个行扫描时段组的插黑阶段p7的时序相同的情况下，参见图7和图24，移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括四个子移位寄存器组20，八个子移位寄存器10所输出的八个插黑信号包括四种时序。其中，八个子移位寄存器10，每个子移位寄存器组20包括相邻的两个子移位寄存器10所输出的两个插黑信号的时序相同，且相对靠前的子移位寄存器组20输出插黑信号的时间早于相对靠后的子移位寄存器组20输出插黑信号的时间。
[0139]
在一些实施例中，如图7和图8所示，输出电路12还与第二时钟信号端clkd及级联信号端cr耦接。其中，输出电路12还被配置为，在扫描输入信号传输至第一节点n1的情况下，将在第二时钟信号端clkd处接收的第二时钟信号传输至级联信号端cr，以使级联信号端cr输出扫描级联信号。
[0140]
示例性地，在第一节点n1的电压为高电平的情况下，输出电路12可以在第一节点n1的电压的控制下导通，将在第二时钟信号端clkd处接收的第二时钟信号作为扫描级联信号，从级联信号端cr输出。
[0141]
在一些实施例中，如图8和图9所示，上述输入电路11包括扫描输入电路111和插黑输入电路112。
[0142]
示例性地，如图9和图10所示，扫描输入电路111与扫描输入信号端gi及第一节点n1耦接。其中，扫描输入电路111被配置为，响应于在扫描输入信号端gi处接收的扫描输入信号，将扫描输入信号传输至第一节点n1。
[0143]
例如，在扫描输入信号端gi的电平为高电平的情况下，扫描输入电路11可以在扫描输入信号的作用下导通，并将扫描输入信号传输至第一节点n1，对第一节点n1进行充电，使得第一节点n1的电压升高。
[0144]
示例性地，如图9和图10所示，插黑输入电路112与插黑输入信号端bi及第一节点n1耦接。其中，插黑输入电路112被配置为，响应于在插黑输入信号端bi处接收的插黑输入信号，将插黑输入信号传输至第一节点n1。
[0145]
例如，在插黑输入信号端bi的电平为高电平的情况下，插黑输入电路112可以在扫描输入信号的作用下导通，并将扫描输入信号传输至第一节点n1，对第一节点n1进行充电，使得第一节点n1的电压升高。
[0146]
需要说明的是，在本公开的实施例中，扫描输入电路111和插黑输入电路112分别在不同的时间导通。
[0147]
在移位寄存器1中，在1≤l，且l为整数的情况下，前l级子移位寄存器10的扫描输入信号端gi被配置为，与扫描初始化信号线stv2(参见图15)耦接；其余级子移位寄存器10的扫描输入信号端gi与在前的一个子移位寄存器10的级联信号端cr耦接，这样可以将各子移位寄存器10输出的扫描级联信号，作为其后某个子移位寄存器10的扫描输入信号，从而实现级联显示。
[0148]
相应地，在移位寄存器1中，在1≤s，且s为整数的情况下，前s级子移位寄存器10的插黑输入信号端bi被配置为，与插黑初始化信号线stv1(参见图15)耦接；其余级子移位寄存器10的插黑输入信号端bi与在前的一个子移位寄存器10的第一节点n1耦接，这样可以将
各子移位寄存器10的第一节点n1处接收的高电平，作为其后某个子移位寄存器10的插黑输入信号。
[0149]
需要说明的是，以级联信号端cr处输出的级联信号作为其后某个子移位寄存器10的插黑输入信号；或，以第一节点n1处接收的高电平作为其后某个子移位寄存器10的插黑输入信号均可，本公开在此不做具体限定。
[0150]
在一些实施例中，一个移位寄存器1所包括的多个子移位寄存器10中，每个子移位寄存器10包括一个插黑输入电路112。
[0151]
在另一些实施例中，如图11和图12所示，一个移位寄存器1所包括的多个子移位寄存器10中，插黑时序相同的子移位寄存器10可以共用一个插黑输入电路112。示例性地，一个子移位寄存器组20包括两个子移位寄存器10，该两个子移位寄存器10可以共用一个插黑输入电路112。
[0152]
此处，通过将子移位寄存器组20所包括的子移位寄存器10共用一个插黑输入电路112，可以减少插黑输入电路112的数量，简化移位寄存器1的结构，提高移位寄存器1的良率。
[0153]
而且，采用上述设置方式，便可以采用较少数量的插黑输入电路112，实现对同一时序进行插黑的多个子移位寄存器10的控制，有利于降低控制多个子移位寄存器10同时进行插黑信号输出的难度。
[0154]
在一些实施例中，如图10所示，上述插黑输入电路112包括插黑控制子电路113、插黑输入子电路114和插黑传输子电路115。
[0155]
示例性地，如图10所示，上述插黑控制子电路113与第三时钟信号端bck1、插黑输入信号端bi、第一电压信号端vgl1及第一插黑节点m电连接。其中，插黑控制子电路113被配置为，在第三时钟信号的控制下，将在插黑输入信号端bi处接收的插黑输入信号传输至第一插黑节点m。
[0156]
此处，第一电压信号端vgl1可以被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)。示例性地，该第一电压信号端vgl1接地。
[0157]
例如，第三时钟信号的电平为高电平的情况下，插黑控制子电路113在该第三时钟信号的控制下导通，将在插黑输入信号端bi处接收的插黑输入信号传输至第一插黑节点m，对第一插黑节点m进行充电，使得第一插黑节点m的电压升高。
[0158]
示例性地，如图10所示，上述插黑输入子电路114与第一插黑节点m、第四时钟信号端bck2及第二插黑节点k电连接。其中，插黑输入子电路114被配置为，在第一插黑节点m的电压的控制下，将在第四时钟信号端bck2处接收的第四时钟信号传输至第二插黑节点k。
[0159]
例如，在插黑输入子电路114导通、并对第一插黑节点m进行充电，使得第一插黑节点m的电压升高的情况下，插黑输入子电路114可以在第一插黑节点m的电压的控制下导通，接收并传输第四时钟信号至第二插黑节点k。
[0160]
示例性地，如图10所示，上述插黑传输子电路115与第四时钟信号端bck2、第二插黑节点k及第一节点n1电连接。其中，插黑传输子电路115被配置为，在第四时钟信号的控制下，将来自第二插黑节点k的第四时钟信号传输至第一节点n1。
[0161]
例如，在第四时钟信号的电平为高电平的情况下，插黑传输子电路115可以在第四时钟信号的控制下导通，将来自第二插黑节点k的第四时钟信号传输至第一节点n1。由于来
自第二插黑节点k的第四时钟信号的电平也为高电平，因此，便可以对第一节点n1进行充电，使得第一节点n1的电压升高。
[0162]
考虑到插黑输入电路112的结构，同一个移位寄存器组10中所共用的插黑输入电路112的设置方式包括多种，具体可以根据实际需要选择设置。
[0163]
此处，以同一个子移位寄存器组20所包括的多个子移位寄存器10共用一个插黑输入电路112为例，进行示意性说明。
[0164]
在一些实施例中，插黑输入电路112包括一个插黑传输子电路115。该插黑传输子电路115与同一个子移位寄存器组20所包括的多个子移位寄存器10的第一节点n1电连接。
[0165]
在另一些实施例中，如图10和图12所示，插黑输入电路112包括多个插黑传输子电路115，插黑传输子电路115的数量与子移位寄存器组20所包括的子移位寄存器10的数量相同，一个插黑传输子电路115与该子移位寄存器组20的一个子移位寄存器10的第一节点n1电连接。
[0166]
此处，上述扫描输入电路111、插黑输入电路112及输出电路12的结构包括多种，可以根据实际需要选择设置。下面对扫描输入电路111、插黑输入电路112及输出电路12的结构进行示意性说明。
[0167]
在一些实施例中，如图10所示，输入电路111包括第一晶体管m1。
[0168]
示例性地，如图10所示，第一晶体管m1的控制极与扫描输入信号端gi电连接，第一晶体管m1的第一极与扫描输入信号端gi电连接，第一晶体管m1的第二极与第一节点n1电连接。
[0169]
例如，在扫描输入信号的电平为高电平的情况下，第一晶体管m1可以在扫描输入信号的控制下导通，接收扫描输入信号，并将该扫描输入信号传输至第一节点n1，使得第一节点n1的电压升高。
[0170]
在一些实施例中，如图10所示，插黑控制子电路113包括第二晶体管m2和第一电容器c1。
[0171]
示例性地，如图10所示，第二晶体管m2的控制极与第三时钟信号端bck1电连接，第二晶体管m2的第一极与插黑输入信号端bi电连接，第二晶体管m2的第二极与第一插黑节点m电连接。
[0172]
例如，在第一时钟信号的电平为高电平的情况下，第二晶体管m2可以在该第三时钟信号的控制下导通，将在插黑输入信号端bi处接收的插黑输入信号传输至第一插黑节点m，对第一插黑节点m进行充电，使得第一插黑节点m的电压升高。
[0173]
示例性地，如图10所示，第一电容器c1的第一端与第一插黑节点m电连接，第一电容器c1的第二端与第一电压信号端vgl1电连接。
[0174]
例如，在第二晶体管m2导通、并对第一插黑节点m进行充电的过程中，还会对第一电容器c1进行充电。在第二晶体管m2关断后，第一电容器c1可以进行放电，使得第一插黑节点m的电压保持为高电压。
[0175]
在一些实施例中，如图10所示，插黑输入子电路114包括第三晶体管m3。
[0176]
示例性地，如图10所示，第三晶体管m3的控制极与第一插黑节点m电连接，第三晶体管m3的第一极与第四时钟信号端bck2电连接，第三晶体管m3的第二极与第二插黑节点k电连接。
[0177]
例如，在第二晶体管m2导通、并对第一插黑节点m进行充电，使得第一插黑节点m的电压升高的情况下，第三晶体管m3可以在第一插黑节点m的电压的控制下导通，接收并传输第四时钟信号至第二插黑节点k。
[0178]
在一些实施例中，如图10所示，插黑传输子电路115包括第四晶体管m4。
[0179]
示例性地，如图10所示，第四晶体管m4的控制极与第四时钟信号端bck2电连接，第四晶体管m4的第一极与第二插黑节点k电连接，第四晶体管m4的第二极与第一节点n1电连接。
[0180]
例如，在第二时钟信号的电平为高电平的情况下，第四晶体管m4可以在第四时钟信号的控制下导通，将来自第二插黑节点k的第四时钟信号传输至第一节点n1，对第一节点n1进行充电，使得第一节点n1的电压升高。
[0181]
在一些实施例中，如图10所示，输出电路12包括第五晶体管m5、第六晶体管m6和第二电容器c2。
[0182]
示例性地，如图10所示，第五晶体管m5的控制极与第一节点n1电连接，第五晶体管m5的第一极与第二时钟信号端clkd电连接，第五晶体管m5的第二极与级联信号端cr电连接。
[0183]
例如，在第一节点n1的电压为高电位的情况下，第五晶体管m5可以在第一节点n1的控制下导通，将从第二时钟信号端clkd处接收第二时钟信号作为扫描级联信号从级联信号端cr输出。
[0184]
示例性地，如图10所示，第六晶体管m6的控制极与第一节点n1电连接，第六晶体管m6的第一极与第一时钟信号端clke电连接，第六晶体管m6的第二极与第一输出信号端oput1电连接。
[0185]
例如，在第一节点n1的电压为高电位的情况下，第六晶体管m6可以在第一节点n1的控制下导通，将从第一时钟信号端clke处接收的第一时钟信号作为扫描信号或插黑信号从第一输出信号端oput1输出。在不同的时段，第一输出信号端oput1输出的信号的作用不同，具体可以参照上述一些实施例中的说明，此处不再赘述。
[0186]
示例性地，如图10所示，第二电容器c2的第一端与第一节点n1电连接，第二电容器c2的第二端与第一输出信号端oput1电连接。
[0187]
例如，在第一晶体管m1导通、并对第一节点n1进行充电的过程中，还会对第二电容器c2进行充电。在第一晶体管m1关断后，第二电容器c2可以进行放电，使得第一节点n1的电压保持为高电压。
[0188]
又如，在插黑输入电路112导通、并对第一节点n1进行充电的过程中，还会对第二电容器c2进行充电。在插黑输入电路112关断后，第二电容器c2可以进行放电，使得第一节点n1的电压保持为高电压。
[0189]
在一些实施例中，在扫描驱动电路100中的每个子移位寄存器10可以通过第一栅线与第一扫描信号端g1电连接，通过第二栅线与第二扫描信号端g2电连接的情况下，如图13所示，输出电路12还与第五时钟信号端clkf及第二输出信号端oput2电连接，第一信号输出端oput1可以通过第一栅线与第一扫描信号端g1电连接，第二输出信号端oput2可以通过第二栅线与第二扫描信号端g2电连接。
[0190]
其中，在输出电路12还与第五时钟信号端clkf及第二输出信号端oput2电连接的
情况下，输出电路12还包括第七晶体管m7和第三电容器c3。
[0191]
示例性地，如图13所示，第七晶体管m7的控制极与第一节点n1电连接，第七晶体管m7的第一极与第五时钟信号端clkf电连接，第七晶体管m7的第二极与第二输出信号端oput2电连接。
[0192]
例如，在第一节点n1的电压为高电位的情况下，第七晶体管m7可以在第一节点n1的控制下导通，将从第五时钟信号端clkf处接收的第五时钟信号从第二输出信号端oput2输出。
[0193]
示例性地，如图13所示，第三电容器c3的第一端与第一节点n1电连接，第三电容器c3的第二端与第二输出信号端oput2电连接。
[0194]
例如，在第一晶体管m1导通、并对第一节点n1进行充电的过程中，还会对第三电容器c3进行充电。在第一晶体管m1关断后，第三电容器c3可以进行放电，使得第一节点n1的电压保持为高电压。
[0195]
又如，在插黑输入电路112导通、并对第一节点n1进行充电的过程中，还会对第三电容器c3进行充电。在插黑输入电路112关断后，第三电容器c3可以进行放电，使得第一节点n1的电压保持为高电压。
[0196]
在一些实施例中，子移位寄存器10还可以包括其他的电路结构，具体可以根据实际需要选择设置。
[0197]
在一些实施例中，如图13所示，子移位寄存器10还可以包括：控制电路13和第二电压信号端vdd。
[0198]
示例性地，如图13所示，控制电路13与第二电压信号端vdd、第一节点n1、第一电压信号端vgl1及第四节点n4电连接。其中，控制电路13被配置为，响应于在第二电压信号端vdd处接收的第二电压信号，将第二电压信号传输至第四节点n4，并且，在第一节点n1的电压的控制下，将在第一电压信号端vgl1处接收的第一电压信号传输至第四节点n4。
[0199]
此处，第二电压信号端vdd可以被配置为传输直流高电平信号(例如高于或等于时钟信号的高电平部分)。本文中提及的“高电平”和“低电平”是相对而言的。示例性地，第二电压信号的电压值大于第一电压信号的电压值。
[0200]
例如，控制电路13可以在第二电压信号的控制下，接收并传输第二电压信号至第四节点n4。在第一节点n1的电压为高电平的情况下，控制电路13可以在第一节点n1的电压的控制下，接收并传输第一电压信号传输至第四节点n4，对第四节点n4进行下拉复位。
[0201]
在一些实施例中，如图13所示，子移位寄存器10还可以包括第一复位电路14和第一复位信号端std。
[0202]
示例性地，如图13所示，第一复位电路14与第一复位信号端std、第一节点n1及第一电压信号端vgl1电连接。其中，第一复位电路14被配置为，在第一复位信号端std所传输的第一复位信号的控制下，将第一电压信号传输至第一节点n1。
[0203]
例如，在第一复位信号的电平为高电平的情况下，第一复位电路14可以在第一复位信号的控制下导通，将在第一电压信号端vgl1处接收的第一电压信号传输至第一节点n1，对第一节点n1进行下拉复位。
[0204]
需要说明的是，除了最后几个子移位寄存器10(例如最后一个子移位寄存器10或最后四个子移位寄存器10等)外，各子移位寄存器10的第一复位信号端std可以与其后某个
子移位寄存器10的级联信号端cr电连接，进而该其后某个子移位寄存器10的级联信号端cr输出的扫描级联信号，作为该子移位寄存器10的第一复位信号，以实现级联复位。
[0205]
相应地，最后几个子移位寄存器10(例如最后一个子移位寄存器10或最后四个子移位寄存器10等)的第一复位信号端std可以与显示复位信号线电连接，从而接收该显示复位信号线所传输的显示复位信号作为第一复位信号。
[0206]
在一些实施例中，如图13所示，子移位寄存器10还可以包括第二复位电路15和第二复位信号端btrst。
[0207]
示例性地，如图13所示，第二复位电路15与第一插黑节点m、第二复位信号端btrst、第一节点n1及第一电压信号端vgl1电连接。其中，第二复位电路15被配置为，在第一插黑节点m的电压及第二复位信号端btrst所传输的第二复位信号的控制下，将第一电压信号传输至第一节点n1。
[0208]
例如，在第一插黑节点m的电压为高电平、且第二复位信号的电平为高电平的情况下，第二复位电路15可以在第一插黑节点m的电压及第二复位信号的控制下导通，将在第一电压信号端vgl1处接收的第一电压信号传输至第一节点n1，对第一节点n1进行下拉复位。
[0209]
此处，第二复位电路15例如可以在插黑后对第一节点n1进行复位。
[0210]
在一些实施例中，如图13所示，子移位寄存器10还可以包括第三复位电路16。
[0211]
示例性地，如图13所示，第三复位电路16与第四节点n4、第一节点n1及第一电压信号端vgl1电连接。其中，第三复位电路16被配置为，在第四节点n4的电压的控制下，将第一电压信号传输至第一节点n1。
[0212]
例如，在第四节点n4的电压为高电平的情况下，第三复位电路16可以在第四节点n4的电压的控制下导通，将在第一电压信号端vgl1处接收的第一电压信号传输至第一节点n1，对第一节点n1进行下拉复位。
[0213]
在一些实施例中，如图13所示，子移位寄存器10还可以包括第四复位电路17和第三电压信号端vgl2。
[0214]
示例性地，如图13所示，第四复位电路17与第一节点n1、级联信号端cr、第一输出信号端oput1、第一电压信号端vgl1及第三电压信号端vgl2电连接。其中，第四复位电路17被配置为，在第一节点n1的控制下，将第一电压信号传输至级联信号端cr，并将第三电压信号传输至第一输出信号端oput1。
[0215]
例如，在第一节点n1的电压为高电平的情况下，第四复位电路17可以在第一节点n1的电压的控制下导通，将在第一电压信号端vgl1处接收的第一电压信号传输至级联信号端cr，对级联信号端cr进行下拉复位，并将在第三电压信号端vgl2处接收的第三电压信号传输至第一输出信号端oput1，对第一输出信号端oput1进行下拉复位。
[0216]
此处，第三电压信号端vgl2可以被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)。示例性地，该第三电压信号端vgl2接地。其中，第二电压信号的电压值大于第三电压信号的电压值。第一电压信号的电压值和第三电压信号的电压值可以相等，也可以不相等。
[0217]
示例性地，如图13所示，在输出电路12还与第五时钟信号端clkf及第二输出信号端oput2电连接的情况下，第四复位电路17还与第二输出信号端oput2电连接。其中，第四复位电路17还被配置为，在第一节点n1的控制下，将第三电压信号传输至第二输出信号端
oput2。
[0218]
例如，在第一节点n1的电压为高电平的情况下，第四复位电路17可以在第一节点n1的电压的控制下导通，将在第三电压信号端vgl2处接收的第三电压信号传输至第二输出信号端oput2，对第二输出信号端oput2进行下拉复位。
[0219]
上述控制电路13、第一复位电路14、第二复位电路15、第三复位电路16及第四复位电路17的结构包括多种，可以根据实际需要选择设置。下面对控制电路13、第一复位电路14、第二复位电路15、第三复位电路16及第四复位电路17的结构进行示意性说明。
[0220]
在一些实施例中，如图13所示，控制电路13包括第八晶体管m8和第九晶体管m9。
[0221]
示例性地，如图13所示，第八晶体管m8的控制极与第二电压信号端vdd电连接，第八晶体管m8的第一极与第二电压信号端vdd电连接，第八晶体管m8的第二极与第四节点n4及第九晶体管m9的第一极电连接。
[0222]
例如，第八晶体管m8可以在第二电压信号的控制下导通，接收并传输第二电压信号至第四节点n4，对第四节点n4进行充电，使得第四节点n4的电压抬升。
[0223]
示例性地，如图13所示，第九晶体管m9的控制极与第一节点n1电连接，第九晶体管m9的第二极与第一电压信号端vgl1电连接。
[0224]
例如，在第一节点n1的电压为高电平的情况下，第九晶体管m9可以在第一节点n1的控制下导通，接收并传输第一电压信号至第四节点n4，对第四节点n4进行下拉复位。
[0225]
在一些实施例中，如图13所示，第一复位电路14包括第十晶体管m10。
[0226]
示例性地，如图13所示，第十晶体管m10的控制极与第一复位信号端std电连接，第十晶体管m10的第一极与第一节点n1电连接，第十晶体管m10的第二极与第一电压信号端vgl1电连接。
[0227]
例如，在第一复位信号的电平为高电平的情况下，第十晶体管m10可以在第一复位信号的控制下导通，接收并传输第一电压信号至第一节点n1，对第一节点n1进行下拉复位。
[0228]
在一些实施例中，如图13所示，第二复位电路15包括第十一晶体管m11和第十二晶体管m12。
[0229]
示例性地，如图13所示，第十一晶体管m11的控制极与第一插黑节点m电连接，第十一晶体管m11的第一极与第一节点n1电连接，第十一晶体管m11的第二极与第十二晶体管m12的第一极电连接。第十二晶体管m12的控制极与第二复位信号端btrst电连接，第十二晶体管m12的第二极与第一电压信号端vgl1电连接。
[0230]
例如，在第一插黑节点m的电压为高电平、且第二复位信号的电平为高电平的情况下，第十一晶体管m11可以在第一插黑节点m的电压的控制下导通，第十二晶体管m12可以在第二复位信号的控制下导通，第十二晶体管m12可以接收并传输第一电压信号至第十一晶体管m11的第二极，然后第十一晶体管m11可以将该第一电压信号传输至第一节点n1，对第一节点n1进行下拉复位。
[0231]
在一些实施例中，如图13所示，第三复位电路16包括第十三晶体管m13。
[0232]
示例性地，如图13所示，第十三晶体管m13的控制极与第四节点n4电连接，第十三晶体管m13的第一极与第一节点n1电连接，第十三晶体管m13的第二极与第一电压信号端vgl1电连接。
[0233]
例如，在第四节点n4的电压为高电平的情况下，第十三晶体管m13可以在第四节点
n4的电压的控制下导通，接收并传输第一电压信号至第一节点n1，对第一节点n1进行下拉复位。
[0234]
在一些实施例中，如图13所示，第四复位电路17包括：第十四晶体管m14、第十五晶体管m15和第十六晶体管m16。
[0235]
示例性地，如图13所示，第十四晶体管m14的控制极与第四节点n4电连接，第十四晶体管m14的第一极与级联信号端cr电连接，第十四晶体管m14的第二极与第一电压信号端电连接vgl1。
[0236]
例如，在第四节点n4的电压为高电平的情况下，第十四晶体管m14可以在第四节点n4的电压的控制下导通，接收并传输第一电压信号至级联信号端cr，对级联信号端cr进行下拉复位。
[0237]
示例性地，如图13所示，第十五晶体管m15的控制极与第四节点n4电连接，第十五晶体管m15的第一极与第一输出信号端oput1电连接，第十五晶体管m15的第二极与第三电压信号端vgl2电连接。
[0238]
例如，在第四节点n4的电压为高电平的情况下，第十五晶体管m15可以在第四节点n4的电压的控制下导通，接收并传输第三电压信号至第一输出信号端oput1，对第一输出信号端oput1进行下拉复位。
[0239]
示例性地，如图13所示，第十六晶体管m16的控制极与第四节点n4电连接，第十六晶体管m16的第一极与第二输出信号端oput2电连接，第十六晶体管m16的第二极与第三电压信号端vgl2电连接。
[0240]
例如，在第四节点n4的电压为高电平的情况下，第十六晶体管m16可以在第四节点n4的电压的控制下导通，接收并传输第三电压信号至第二输出信号端oput2，对第二输出信号端oput2进行下拉复位。
[0241]
由前述，一个帧周期例如可以包括依次进行的显示时段、插黑时段和消隐时段。基于此，在一些实施例中，如图13所示，子移位寄存器10还可以包括消隐电路18。
[0242]
在一些实施例中，如图13所示，消隐电路18与第六时钟信号端clka、选择控制信号端oe、扫描输入信号端gi、第一节点n1及第一电压信号端vgl1电连接。其中，消隐电路18被配置为，在选择控制信号端oe处的选择控制信号、扫描输入信号及第六时钟信号端clka处的第六时钟信号的控制下，将第六时钟信号传输至第一节点n1。
[0243]
在一些实施例中，一个移位寄存器1所包括的多个子移位寄存器10中，每个子移位寄存器10包括一个消隐电路18。
[0244]
在另一些实施例中，一个移位寄存器1所包括的多个子移位寄存器10中，消隐时序相同的子移位寄存器10可以共用一个消隐电路18。示例性地，一个子移位寄存器组20包括两个子移位寄存器10，该两个子移位寄存器10可以共用一个消隐电路18。
[0245]
此处，通过将子移位寄存器组20所包括的子移位寄存器10共用一个消隐电路18，可以减少消隐电路18的数量，简化移位寄存器1的结构，提高移位寄存器1的良率。
[0246]
而且，采用上述设置方式，便可以采用较少数量的消隐电路18，实现对同一时序进行消隐的多个子移位寄存器10的控制，有利于降低控制多个子移位寄存器10同时进行消隐的难度。
[0247]
在一些实施例中，如图13所示，消隐电路18包括选择控制子电路181、消隐输入子
电路182和消隐传输子电路183。
[0248]
选择控制子电路181与扫描输入信号端gi、第一消隐节点h及选择控制信号端oe、扫描输入信号端gi、第一消隐节点h及第一电压信号端vgl1电连接。其中，选择控制子电路181被配置为，在选择控制信号的控制下，将扫描输入信号传输至第一消隐节点h。
[0249]
示例性地，在选择控制信号的电平为高电平的情况下，选择控制子电路181可以在该选择控制信号的控制下导通，并将所接收的扫描输入信号传输至第一消隐节点h，对第一消隐节点h进行充电，使得第一消隐节点h的电压升高。
[0250]
例如，在子移位寄存器10需要输出感测信号时，可以使得选择控制信号的波形时序和扫描输入信号的波形时序相同，进而使得选择控制子电路181导通。
[0251]
在一些实施例中，如图13所示，消隐输入子电路182与第一消隐节点h、第六时钟信号端clka及第二消隐节点q电连接。其中，消隐输入子电路182被配置为，在第一消隐节点h的电压的控制下，将第六时钟信号传输至第二消隐节点q。
[0252]
示例性地，在选择控制子电路181导通使得第一消隐节点h的电压升高的情况下，消隐输入子电路182可以在第一消隐节点h的电压的控制下导通，接收第六时钟信号端clka所传输的第六时钟信号，并将该第六时钟信号传输至第二消隐节点q。
[0253]
在一些实施例中，如图13所示，消隐传输子电路183与第六时钟信号端clka、第二消隐节点q及第一节点n1电连接。其中，消隐传输子电路183被配置为，在第六时钟信号的控制下，将来自第二消隐节点q的第六时钟信号传输至第一节点n1。
[0254]
示例性地，在第六时钟信号的电平为高电平的情况下，消隐传输子电路183可以在该第六时钟信号的控制下导通，并从第二消隐节点q处接收第六时钟信号，将所接收的第六时钟信号传输至第一节点n1，对第一节点n1进行充电，使得第一节点n1的电压升高。
[0255]
下面结合附图对消隐电路18所包括的选择控制子电路181、消隐输入子电路182及消隐传输子电路183的结构进行示意性说明。
[0256]
在一些实施例中，如图13所示，选择控制子电路181包括第十七晶体管m17和第四电容器c4。
[0257]
示例性地，如图13所示，第十七晶体管m17的控制极与选择控制信号端oe电连接，第十七晶体管m17的第一极与扫描输入信号端gi电连接，第十七晶体管m17的第二极与第一消隐节点h电连接。
[0258]
例如，在选择控制信号端oe所传输的选择控制信号的电平为高电平的情况下，第十七晶体管m17可以在选择控制信号的作用下导通，接收并传输扫描输入信号至第一消隐节点h，对第一消隐节点h进行充电，使得第一消隐节点h的电压升高。
[0259]
示例性地，如图13所示，第四电容器c4的第一端与第一消隐节点h电连接，第四电容器c4的第二端与第一电压信号端vgl1电连接。
[0260]
例如，在第十七晶体管m17导通、并对第一消隐节点h进行充电的过程中，还会对第四电容器c4进行充电。这样可以在第十七晶体管m17关断的情况下，利用第四电容器c4放电，使得第一消隐节点h保持高电平。
[0261]
在一些实施例中，如图13所示，消隐输入子电路182包括第十八晶体管m18。
[0262]
示例性地，如图13所示，第十八晶体管m18的控制极与第一消隐节点h电连接，第十八晶体管m18的第一极与第六时钟信号端clka电连接，第十八晶体管m18的第二极与第二消
隐节点q电连接。
[0263]
例如，在第一消隐节点h的电压为高电平的情况下，第十八晶体管m18可以在第一消隐节点h的电压的控制下导通，将在第六时钟信号端clka处接收的第六时钟信号传输至第二消隐节点q。
[0264]
在一些实施例中，如图13所示，消隐传输子电路183包括第十九晶体管m19。
[0265]
示例性地，如图13所示，第十九晶体管m19的控制极与第六时钟信号端clka电连接，第十九晶体管m19的第一极与第二消隐节点q电连接，第十九晶体管m19的第二极与第一节点n1电连接。
[0266]
例如，在第六时钟信号端clka所传输的第六时钟信号的电平为高电平的情况下，第十九晶体管m19可以在第六时钟信号的作用下导通，接收并传输来自第二消隐节点q的第六时钟信号至第一节点n1，对第一节点n1进行充电。
[0267]
如图14和图15所示，本公开的一些实施例还提供了一种扫描驱动电路100，该扫描驱动电路100括级联的多个上述任一实施例所述的移位寄存器1。
[0268]
其中，每个移位寄存器1包括x个子移位寄存器10，x≥2，且x为整数。扫描驱动电路100还包括多个第一时钟信号线组30，每个第一时钟信号线组30至少包括x-m
×
(n-1)条第一时钟信号线31。每个移位寄存器1的多个第一时钟信号端clke与一个第一时钟信号线组30的多条第一时钟信号线31对应耦接。
[0269]
示例性地，在移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括一个子移位寄存器组20，每个子移位寄存器组20包括相邻的两个子移位寄存器10，八个子移位寄存器10所输出的八个插黑信号的时序相同情况下，每个第一时钟信号线组30可以包括7条第一时钟信号线31(clk5～clk11或clk12～clk18)，时序图参见图19和图21。
[0270]
示例性地，在移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括两个子移位寄存器组20，每个子移位寄存器组20包括相邻的两个子移位寄存器10，八个子移位寄存器10所输出的八个插黑信号包括两种时序的情况下，每个第一时钟信号线组30可以包括6条第一时钟信号线31(clk5～clk10或clk11～clk16)，时序图参见图23。
[0271]
示例性地，在移位寄存器1包括八个子移位寄存器10，八个子移位寄存器10包括四个子移位寄存器组20，八个子移位寄存器10所输出的八个插黑信号包括四种时序的情况下，每个第一时钟信号线组30可以包括4条第一时钟信号线31(clk5～clk8或clk9～clk12)，时序图参见图25。
[0272]
此处，移位寄存器1中，每个子移位寄存器组20的n个子移位寄存器10的第一时钟信号端clke与同一条第一时钟信号线31耦接，不同子移位寄存器组20与不同的第一时钟信号线31耦接。需要说明的是，移位寄存器1中，除m个子移位寄存器组20以外的其余各子移位寄存器10的第一时钟信号端clke分别与不同的第一时钟信号线31耦接。
[0273]
在此情况下，每个子移位寄存器组20所包括的多个子移位寄存器10共用一条时钟信号线，可以减少时钟信号线的数量，简化扫描驱动电路100的结构，提高扫描驱动电路100及其所应用的显示面板1000、显示装置2000等的良率。
[0274]
下面以图14和图15所示的扫描驱动电路100的结构图为例，对扫描驱动电路100进行示意性说明。
[0275]
示例性的，图15中所示的a《1-8》、a《9-16》、a《17-24》、a《25-32》
……
a《2145-2152
》、a《2153-2160》分别表示不同的移位寄存器1，且每个移位寄存器1包括八个子移位寄存器10。图15中所示的a1、a2、a3
……
a15、a16分别表示第一个移位寄存器1和第二个移位寄存器1中的16个子移位寄存器10。
[0276]
例如，如图14所示，每个移位寄存器1包括一个子移位寄存器组20，每个子移位寄存器组20包括两个子移位寄存器10。
[0277]
示例性的，如图15所示，扫描驱动电路100所包括的多条时钟信号线，多条时钟信号线可以包括第一控制时钟信号线clk1、第二控制时钟信号线clk2、第三控制时钟信号线clk3和第四控制时钟信号线clk4。
[0278]
例如，第2y-1个移位寄存器1中，各子移位寄存器10的第三时钟信号端bck1与第一控制时钟信号线clk1电连接。第2m-1个移位寄存器1中，各子移位寄存器10的第四时钟信号端bck2与第二控制时钟信号线clk2电连接。其中，y为正整数。
[0279]
第2y个移位寄存器1中，各子移位寄存器10的第三时钟信号端bck1与第三控制时钟信号线clk3电连接。第2m个移位寄存器1中，各子移位寄存器1的第四时钟信号端bck2与第四控制时钟信号线clk4电连接。
[0280]
示例性的，如图15所示，扫描驱动电路100所包括的多条时钟信号线还包括两个第一时钟信号线组30，两个第一时钟信号线组30包括第五时钟信号线clk5、第六时钟信号线clk6、第七时钟信号线clk7、第八时钟信号线clk8、第九时钟信号线clk9、第十时钟信号线clk10、第十一时钟信号线clk11、第十二时钟信号线clk12、第十三时钟信号线clk13、第十四时钟信号线clk14、第十五时钟信号线clk15、第十六时钟信号线clk16、第十七时钟信号线clk17和第十八时钟信号线clk18。
[0281]
例如，第2y-1个移位寄存器1中，第一个子移位寄存器10和第二个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke均与第五时钟信号线clk5电连接，第三个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第六时钟信号线clk6电连接，第四个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第七时钟信号线clk7电连接，第五个移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第八时钟信号线clk8电连接，第六个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第九时钟信号线clk9电连接，第七个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十时钟信号线clk10电连接，第八个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十一时钟信号线clk11电连接。
[0282]
第2y个移位寄存器1中，第一个子移位寄存器10和第二个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke均与第十二时钟信号线clk12电连接，第三个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十三时钟信号线clk13电连接，第四个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十四时钟信号线clk14电连接，第五个移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十五时钟信号线clk15电连接，第六个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十六时钟信号线clk16电连接，第七个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十七时钟信号线clk17电连接，第八个子移位寄存器10的第二时钟信号端clkd及第一时钟信号端clke与第十八时钟信号线clk18电连接。
[0283]
需要说明的是，图15中所示的级联关系仅是一种示例，本公开还可以根据实际情
况采用其它级联方式。
[0284]
在扫描驱动电路100中，除了前l级子移位寄存器10之外，每个子移位寄存器10的扫描输入信号端gi，可以与在前的子移位寄存器10的级联信号端cr耦接，以实现级联显示。其中，l≥1，且l为整数。需要说明的是，前l级子移位寄存器10的扫描输入信号端gi可以与扫描初始化信号线stv2耦接。
[0285]
示例性地，在扫描驱动电路100中，前四个子移位寄存器10的扫描输入信号端gi与扫描初始化信号线stv2耦接，其余的子移位寄存器10的扫描输入信号端gi分别与在前的第四个子移位寄存器10的级联信号端cr耦接，以实现级联显示。
[0286]
在扫描驱动电路100中，除了前s级子移位寄存器10之外，每个子移位寄存器10中的插黑输入信号端bi，可以与在前的子移位寄存器10的第一节点n1耦接，以实现级联插黑。其中，s≥1，且s为整数。需要说明的是，前s级子移位寄存器10的插黑输入信号端bi可以与插黑初始化信号耦接。
[0287]
示例性地，在扫描驱动电路100中，前八个子移位寄存器10的插黑输入信号端bi与插黑初始化信号线stv1耦接，其余的子移位寄存器10的插黑输入信号端bi分别与在前的第八个子移位寄存器10的第一节点n1耦接，以实现级联插黑。
[0288]
本公开的一些实施例还提供了一种扫描驱动电路的驱动方法，应用于上述任一实施例所述的扫描驱动电路100。
[0289]
在扫描驱动电路100中，结合图18和图24，每个帧周期包括多个行扫描时段，每个行扫描时段包括扫描阶段p6和插黑阶段p7。扫描驱动电路100(参见图14)的每个移位寄存器1的每个子移位寄存器10用于执行一个行扫描时段。
[0290]
在扫描阶段，子移位寄存器10接收扫描输入信号和扫描时钟信号，输出扫描信号。此时，在与该子移位寄存器10电连接的子像素p中的像素驱动电路的数据信号端data接收显示数据信号，使得驱动晶体管t2导通，以控制子移位寄存器10电连接的一行子像素p发光。
[0291]
需要说明的是，扫描时钟信号为，在子移位寄存器10的输入电路11接收扫描输入信号的情况下，子移位寄存器10的输出电路12的第一时钟信号端clke处输出的第一时钟信号。
[0292]
在插黑阶段p7，子移位寄存器10接收插黑输入信号和插黑时钟信号，输出插黑信号。此时，在与该子移位寄存器10电连接的的子像素p中的像素驱动电路的数据信号端data接收插黑数据信号，使得驱动晶体管t2关闭，以控制子移位寄存器10电连接的一行子像素p停止发光。其中，插黑数据信号的电压小于显示数据信号的电压。
[0293]
需要说明的是，插黑时钟信号为，在子移位寄存器10的输入电路11接收插黑输入信号的情况下，子移位寄存器10的输出电路12的第一时钟信号端clke处输出的第一时钟信号。
[0294]
在一些实施例中，如图22和图24所示，任一子移位寄存器10所执行的行扫描时段的插黑阶段p7，在级联的多个移位寄存器1中的最后一个子移位寄存器10所执行的行扫描时段的扫描阶段p6之后。
[0295]
也就是说，任一移位寄存器1所输出的插黑信号，均在级联的多个移位寄存器1中的最后一个子移位寄存器10输出扫描信号之后。即，在所有的子移位寄存器10均输出扫描
信号，使得与该子移位寄存器10电连接的子像素发光之后，再对所有的子移位寄存器10依次进行插黑。
[0296]
在此情况下，在子移位寄存器10的输入电路11中，将扫描输入信号和插黑输入信号分别在不同的时间传输，扫描输入信号和插黑输入信号可以复用一个电路。例如，上面提到的扫描输入电路111的扫描输入信号端gi还可以接收插黑输入信号，这样无需设置插黑输入电路112即可实现插黑，简化扫描驱动电路100的结构，提高扫描驱动电路100及其所应用的显示面板1000、显示装置2000等的良率。
[0297]
在另一些实施例中，如图18和图20所示，移位寄存器1的每个子移位寄存器10所执行的行扫描时段的插黑阶段p7，在移位寄存器1的多个子移位寄存器10所执行的多个行扫描时段的扫描阶段p6之后，且在其他移位寄存器1中的一个子移位寄存器10所执行的行扫描时段对应的一行子像素p数据信号写入之前，即图5中数据写入阶段p2之前。
[0298]
也就是说，移位寄存器1的子移位寄存器10包括插黑输入电路112，每个移位寄存器1所输出的插黑信号，在移位寄存器1中的最后一个子移位寄存器10输出扫描信号之后，及其他移位寄存器1中的一个子移位寄存器10对应的一行子像素p数据信号写入之前，即图5中数据写入阶段p2之前。
[0299]
示例性地，除最后一个移位寄存器1，每个移位寄存器1所输出的插黑信号，在移位寄存器1中的最后一个子移位寄存器10输出扫描信号之后，及下一个移位寄存器1中的第一个子移位寄存器10对应的一行子像素p数据信号写入之前。
[0300]
需要说明的是，最后一个移位寄存器1所输出的插黑信号，可以在最后一个移位寄存器1中的最后一个子移位寄存器10输出扫描信号之后，及第一个移位寄存器1中的第一个子移位寄存器10对应的一行子像素p数据信号写入之前。
[0301]
本公开的一些实施例还提供了一种移位寄存器1的驱动方法，如图9、图10和16所示，移位寄存器1(参见图15)包括多个子移位寄存器10，每个子移位寄存器10在一个帧周期中对应一个行扫描时段，行扫描时段包括扫描阶段p6和插黑阶段p7。
[0302]
其中，插黑阶段p7开始的时间与设定行扫描时段所驱动的一行子像素p开始数据信号写入的时间相同，且插黑阶段p7的持续时长与设定行扫描时段所驱动的一行子像素p数据信号写入的持续时长的比值小于或等于1/2。设定行扫描时段为，其他移位寄存器1的一个子移位寄存器10所对应的行扫描时段；例如，除最后一个移位寄存器1外，设定行扫描时段为下一级行扫描时段；最后一个移位寄存器1所对应的设定行扫描时段，可以为第一个移位寄存器1所对应的行扫描时段。
[0303]
也就是说，扫描驱动电路100中的每个移位寄存器1利用其他移位寄存器1中的一个子移位寄存器10，所连接的一行子像素p数据信号写入的前半段时长进行插黑，即图5中数据写入阶段p2的前半段；也即，正进行行扫描时段中的插黑阶段p7的子移位寄存器10，所电连接的一行子像素p中的像素驱动电路的数据信号端data最多写入了，正在进行行扫描时段中的扫描阶段p6的子移位寄存器10，所电连接的一行子像素p中的像素驱动电路的数据信号端data所接收的显示数据信号的前半段。其中，数据信号端data所传输显示数据信号的电压从低到高逐渐上升，且在第一节点g的电压为显示数据信号的前半段对应的峰值电压时，vgs仍小于vth。这样，正进行插黑阶段p7的子移位寄存器10，所电连接的一行子像素p中的像素驱动电路中的第一节点g的电压拉低，使得vgs小于vth，进而使得驱动晶体管
t2关断，使得子像素p停止发光，切换为黑画面。
[0304]
也就是说，本公开所提供的移位寄存器1的驱动方法，在刷新频率一定的情况下，可以在不压缩数据写入的时间的基础上，增加插黑数据写入时间，在子像素p发光以进行正常图像显示的过程中，插入黑画面，从而增大mprt(motion picture response time，动态图像响应时间)，改善动态图像拖影的现象，提高图像显示的效果。
[0305]
本公开的一些实施例还提供了一种移位寄存器1，用于执行上述实施例所述的移位寄存器的驱动方法。参见图7和图9，移位寄存器1包括多个子移位寄存器10，每个子移位寄存器10电连接一行子像素p(参见图2)中的多个像素驱动电路。其中，子移位寄存器10包括扫描输入电路111、插黑输入电路112和输出电路12。
[0306]
需要说明的是，扫描输入电路111、插黑输入电路112和输出电路12具体可以参照上述一些实施例中的说明，在此不做赘述。
[0307]
此处，参见图16，插黑信号开始输出的时间与设定子移位寄存器10所连接的一行子像素p开始数据信号写入的时间相同，即与图5中数据写入阶段p2开始的时间相同。并且，插黑信号的持续时长与设定子移位寄存器10所连接的一行子像素p数据信号写入的持续时长的比值小于或等于1/2，即与设定子移位寄存器10所连接的一行子像素p的数据写入阶段p2(参见图5)的持续时长的比值小于或等于1/2。其中，设定子移位寄存器10为，其他移位寄存器1中的一个子移位寄存器10。例如，除最后一个移位寄存器1外，设定子移位寄存器10为下一级移位寄存器1中的第一个子移位寄存器10；最后一个移位寄存器1所对应的设定子移位寄存器10，可以为第一个移位寄存器1中的第一个子移位寄存器10。
[0308]
本公开的一些实施例提供的移位寄存器1的有益效果与上述技术方案提供的移位寄存器的驱动方法的有益效果相同，在此不做赘述。
[0309]
本公开的一些实施例还提供了一种扫描驱动电路100，包括级联的多个如上述实施例所述的移位寄存器1。
[0310]
在一些实施例中，扫描驱动电路100包括多个第一时钟信号线组30，每个第一时钟信号线组30至少包括多条第一时钟信号线31，每个移位寄存器1的多个第一时钟信号端clke与一个第一时钟信号线组30的多条第一时钟信号线31一一对应耦接。
[0311]
示例性地，在移位寄存器1包括八个子移位寄存器10的情况下，每个第一时钟信号线组30可以包括8条第一时钟信号线31(clk5～clk12或clk13～clk20)，时序图参见图17。
[0312]
本公开的一些实施例提供的扫描驱动电路100的有益效果与上述技术方案提供的移位寄存器的驱动方法的有益效果相同，在此不做赘述。
[0313]
如图2和图3所示，本公开的一些实施例还提供了一种显示面板1000，包括上述任一实施例的扫描驱动电路100和阵列布置的多个子像素p，扫描驱动电路100与多个子像素p电连接。
[0314]
如图1所示，本公开的一些实施例还提供了一种显示装置2000，包括上述任一实施例的显示面板1000和时序控制器。
[0315]
其中，时序控制器与显示面板1000电连接。时序控制器被配置为，向显示面板1000传输扫描时钟信号和插黑时钟信号。每个子移位寄存器10的第一时钟信号端clke处接收的扫描时钟信号与子移位寄存器10的第一输出信号端oput1处输出的扫描信号相同，每个子移位寄存器10的第一时钟信号端clke处接收的插黑时钟信号与子移位寄存器10的第一输
出信号端oput1处输出的插黑信号相同。需要说明的是，时序控制器还被配置为向显示面板1000的扫描驱动电路100传输扫描初始化信号和插黑初始化信号。
[0316]
本公开的一些实施例提供的显示面板1000和显示装置2000的有益效果与上述技术方案提供的移位寄存器的驱动方法的有益效果相同，在此不做赘述。
[0317]
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。