显示基板及其驱动方法、显示装置与流程

1.本公开实施例涉及但不限于显示技术领域，具体涉及一种显示基板及其驱动方法、显示装置。


背景技术：

2.有机发光二极管(organic light emitting diode，简称oled)和量子点发光二极管(quantum-dot light emitting diodes，简称qled)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以oled或qled为发光器件、由薄膜晶体管(thin film transistor，简称tft)进行信号控制的显示装置已成为目前显示领域的主流产品。驱动电路是oled中一种重要的辅助电路。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.第一方面，本公开提供了一种显示基板，包括发光驱动电路，所述发光驱动电路包括多个移位寄存器，每个移位寄存器包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路和信号输出子电路；
5.所述第一节点控制子电路，分别与信号输入端、第一时钟信号端和第一节点连接，设置为在第一时钟信号端的控制下向第一节点提供信号输入端的信号；
6.所述第二节点控制子电路，分别与所述信号输入端、第二时钟信号端、第一电源端、第二电源端、第一节点和第二节点连接，设置为在信号输入端、第二时钟信号端和第一节点的控制下，向第二节点提供第二电源端或者第一电源端的信号；
7.所述第三节点控制子电路，分别与第二电源端、第二时钟信号端、第一节点和第三节点连接，设置为在第二电源端和第二时钟信号端的控制下，向第三节点提供第一节点的信号，并维持第三节点的电位；
8.所述信号输出子电路，分别与第二节点、第三节点、第一电源端、第二电源端和信号输出端连接，设置为在第二节点和第三节点的控制下，向信号输出端提供第一电源端或第二电源端的信号。
9.在示例性实施方式中，所述第三节点控制子电路包括第五晶体管、第八晶体管和第一电容；所述第一电容包括：第一极板和第二极板；
10.所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第二时钟信号端连接，所述第五晶体管的第二极与第五节点连接；
11.所述第八晶体管的控制极与第二电源端连接，所述第八晶体管的第一极与第一节点连接，所述第八晶体管的第二极与第三节点连接；
12.所述第一电容的第一极板与第三节点连接，所述第一电容的第二极板与第五节点
连接。
13.在示例性实施方式中，所述第三节点控制子电路，还与所述第二节点、第一电源端连接，设置为在第二节点、第一电源端、第二电源端和第二时钟信号端的控制下，向第三节点提供第一节点的信号，并维持第三节点的电位。
14.在示例性实施方式中，所述第三节点控制子电路还包括：第九晶体管；
15.所述第九晶体管的控制极与第二节点连接，所述第九晶体管的第一极与第一电源端连接，所述第九晶体管的第二极与第五节点连接。
16.在示例性实施方式中，所述第一节点控制子电路包括第一晶体管；
17.所述第一晶体管的控制极与第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与第一节点连接。
18.在示例性实施方式中，所述第二节点控制子电路包括第二晶体管、第三晶体管、第四晶体管和第二电容；所述第二电容包括：第一极板和第二极板；
19.所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与第四节点连接；
20.所述第三晶体管的控制极与第二时钟信号端连接，所述第三晶体管的第一极与第四节点连接，所述第三晶体管的第二极与第二节点连接；
21.所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与第一电源端连接，所述第四晶体管的第二极与第二节点连接；
22.所述第二电容的第一极板与第二节点连接，所述第二电容的第二极板与所述第一电源端连接。
23.在示例性实施方式中，所述第二节点控制子电路还包括：第十晶体管；所述第二晶体管的第一极通过所述第十晶体管与所述第二电源端连接；
24.所述第十晶体管的控制极和第一极与第二电源端连接，所述第十晶体管的第二极与所述第二晶体管的第一极连接。
25.在示例性实施方式中，所述信号输出子电路包括第六晶体管和第七晶体管；
26.所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二电源端连接，所述第六晶体管的第二极与信号输出端连接；
27.所述第七晶体管的控制极与所述第二节点连接，所述第七晶体管的第一极与第一电源端连接，所述第七晶体管的第二极与信号输出端连接。
28.在示例性实施方式中，所述第一节点控制子电路包括：第一晶体管；所述第二节点控制子电路包括第二晶体管、第三晶体管、第四晶体管和第二电容；所述第二电容包括：第一极板和第二极板；所述第三节点控制子电路包括第五晶体管、第八晶体管和第一电容；所述第一电容包括：第一极板和第二极板；所述信号输出子电路包括第六晶体管和第七晶体管；
29.所述第一晶体管的控制极与第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与第一节点连接；
30.所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与第四节点连接；
31.所述第三晶体管的控制极与第二时钟信号端连接，所述第三晶体管的第一极与第
四节点连接，所述第三晶体管的第二极与第二节点连接；
32.所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与第一电源端连接，所述第四晶体管的第二极与第二节点连接；
33.所述第二电容的第一极板与第二节点连接，所述第二电容的第二极板与所述第一电源端连接；
34.所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第二时钟信号端连接，所述第五晶体管的第二极与第五节点连接；
35.所述第八晶体管的控制极与所述第二电源端连接，所述第八晶体管的第一极与第一节点连接，所述第八晶体管的第二极与第三节点连接；
36.所述第一电容的第一极板与第三节点连接，所述第一电容的第二极板与第五节点连接；
37.所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二电源端连接，所述第六晶体管的第二极与信号输出端连接；
38.所述第七晶体管的控制极与所述第二节点连接，所述第七晶体管的第一极与第一电源端连接，所述第七晶体管的第二极与信号输出端连接。
39.在示例性实施方式中，所述第二晶体管的类型与所述第一晶体管、第三晶体管至第八晶体管的类型不同；
40.所述第二晶体管为n型晶体管，所述第一晶体管、第三晶体管至第八晶体管为p型晶体管。
41.在示例性实施方式中，所述显示基板包括衬底基板以及依次叠设在所述衬底基板上的有源层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；所述有源层包括：第一有源层和第二有源层；
42.所述第一有源层包括第一晶体管的有源层、第三晶体管至第八晶体管的有源层；所述第二有源层包括第二晶体管的有源层；所述第一金属层包括第一晶体管的控制极、第三晶体管至第八晶体管的控制极、第一电容的第一极板、第二电容的第一极板；所述第二金属层包括第二晶体管的控制极、第一电容的第二极板、第二电容的第二极板；所述第三金属层包括多个晶体管的第一极和第二极；
43.所述第二有源层为金属氧化物层，所述第二晶体管的有源层沿第二方向延伸，所述第二晶体管的有源层位于所述第八晶体管的有源层远离所述第三晶体管的有源层的一侧。
44.在示例性实施方式中，第一晶体管的有源层为倒u型结构；
45.第六晶体管的有源层、第七晶体管的有源层和第八晶体管的有源层沿第二方向延伸，第五晶体管的有源层沿第一方向延伸；
46.第三晶体管的有源层与第四晶体管的有源层为一体成型结构；
47.第一晶体管的有源层、第三晶体管的有源层、第四晶体管的有源层、第五晶体管的有源层、第八晶体管的有源层位于第六晶体管的有源层和第七晶体管的有源层的同一侧，第六晶体管的有源层和第七晶体管的有源层沿第二方向排布；
48.第六晶体管的有源层和第七晶体管的有源层沿第一方向的尺寸比第八晶体管的有源层沿第一方向的尺寸大；
49.所述第一有源层为半导体层。
50.在示例性实施方式中，所述第一金属层还包括信号输出线；所述第三金属层还包括第一电源线、第二电源线、第一时钟信号线、第二时钟信号线；
51.信号输出线沿第一方向延伸；第一电源线、第二电源线、第一时钟信号线和第二时钟信号线均沿第二方向延伸；
52.第二电源线、第一时钟信号线、第二时钟信号线均位于第一晶体管至第八晶体管的同一侧，第一电源线位于第一晶体管至第八晶体管的另一侧；所述第一时钟信号线位于所述第二电源线和所述第二时钟信号线之间，且所述第二时钟信号线位于所述第一时钟信号线远离所述第一电源线的一侧；
53.第一电源线在衬底基板上的正投影与第二电容的第二极板在衬底基板上的正投影存在重叠区域；第一电源线在衬底基板上的正投影与第二电容的第一极板在衬底基板上的正投影不存在重叠区域。
54.在示例性实施方式中，第一晶体管的控制极沿第一方向延伸；第五晶体管的控制极沿第二方向延伸；第七晶体管的控制极沿第一方向延伸；第一电容的第一极板、第一电容的第二极板、第二电容的第一极板、第二电容的第二极板均沿第二方向延伸；
55.第六晶体管的控制极包括第一子控制极、第二子控制极和第一连接电极，第一子控制极和第二子控制极在第六晶体管的有源层上间隔设置，所述第一子控制极和所述第二子控制极均沿第一方向延伸，所述第一连接电极沿第二方向延伸，第一子控制极和第二子控制极通过第一连接电极连接；第一子控制极、第二子控制极、第一连接电极、第一电容的第一极板、第五晶体管的控制极为一体成型结构；第二电容的第一极板和第七晶体管的控制极为一体成型结构；
56.第二晶体管的控制极包括第三子控制极、第二连接电极、第三连接电极，第三子控制极、第三连接电极沿第一方向延伸，第二连接电极沿第二方向延伸，第三子控制极和第三连接电极通过第二连接电极连接。
57.在示例性实施方式中，所述显示基板还包括：贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔至第八过孔，贯穿第二绝缘层和第三绝缘层的第九过孔至第十五过孔，以及贯穿第三绝缘的第十六过孔至第十七过孔；
58.第一过孔暴露出第一晶体管的有源层，第二过孔暴露出第二晶体管的有源层，第三过孔暴露出第三晶体管的有源层，第四过孔暴露出第四晶体管的有源层，第五过孔暴露出第五晶体管的有源层，第六过孔暴露出第六晶体管的有源层，第七过孔暴露出第七晶体管的有源层，第八过孔暴露出第八晶体管的有源层，第九过孔暴露出第一晶体管的控制极，第十过孔暴露出第三晶体管的控制极，第十一过孔暴露出第四晶体管的控制极，第十二过孔暴露出第六晶体管的控制极，第十三过孔暴露出第七晶体管的控制极，第十四过孔暴露出第八晶体管的控制极，第十五过孔暴露出信号输出线，第十六过孔暴露出第一电容的第二极板，第十七过孔暴露出第二电容的第二极板；
59.第一晶体管的第一极和第二极通过第一过孔与第一晶体管的有源层电连接；第二晶体管的第一极和第二极通过第二过孔与第二晶体管的有源层电连接；第三晶体管的第一极通过第三过孔与第三晶体管的有源层电连接；第四晶体管的第一极和第二极通过第四过孔与第四晶体管的有源层电连接；第五晶体管的第一极和第二极通过第五过孔与第五晶体
管的有源层电连接；第六晶体管的第一极和第二极通过第六过孔与第六晶体管的有源层电连接；第七晶体管的第一极和第二极通过第七过孔与第七晶体管的有源层电连接；第八晶体管的第一极和第二极通过第八过孔与第八晶体管的有源层电连接；第一时钟信号线通过第九过孔与第一晶体管的控制极电连接；第二时钟信号线通过第十过孔与第三晶体管的控制极电连接；第一晶体管的第二极通过第十一过孔与第四晶体管的控制极电连接；第八晶体管的第二极通过第十二过孔与第六晶体管的控制极电连接；第四晶体管的第二极通过第十三过孔与第七晶体管的控制极电连接；第二电源线通过第十四过孔与第八晶体管的控制极电连接；第六晶体管和第七晶体管的第二极通过第十五过孔与信号输出线电连接；第五晶体管的第二极通过第十六过孔与第一电容的第二极板电连接；第七晶体管的第一极和第一电源线通过第十七过孔与第二电容的第二极板电连接。
60.在示例性实施方式中，第一晶体管的第二极和第八晶体管的第一极为一体成型结构；第二晶体管的第二极和第三晶体管的第一极为一体成型结构；第二晶体管的第一极、第二电源线、第六晶体管的第一极为一体成型结构；第四晶体管的第一极、第七晶体管的第一极和第一电源线为一体成型结构；第六晶体管的第二极和第七晶体管的第二极为一体成型结构；第三晶体管的第二极和第四晶体管的第二极为一体成型结构；
61.第一电容的第二极板在衬底基板上的正投影覆盖第一电容的第一极板在衬底基板上的正投影；第二电容的第二极板在衬底基板上的正投影覆盖第二电容的第一极板在衬底基板上的正投影。
62.在示例性实施方式中，所述第三节点控制子电路，还与所述第二节点、第一电源端连接，设置为在第二节点、第一电源端、第二电源端和第二时钟信号端的控制下，向第三节点提供第一节点的信号，并控制第三节点的电位；所述第一节点控制子电路包括：第一晶体管；所述第二节点控制子电路包括
63.第二晶体管、第三晶体管、第四晶体管、第十晶体管和第二电容；所述第二电容包括：第一极板和第二极板；所述第三节点控制子电路包括第五晶体管、第八晶体管、第九晶体管和第一电容；所述第一电容包括：第一极板和第二极板；所述信号输出子电路包括第六晶体管和第七晶体管；
64.所述第一晶体管的控制极与第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与第一节点连接；
65.所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第十晶体管的第二极连接，所述第二晶体管的第二极与第四节点连接；
66.所述第三晶体管的控制极与第二时钟信号端连接，所述第三晶体管的第一极与第四节点连接，所述第三晶体管的第二极与第二节点连接；
67.所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与第一电源端连接，所述第四晶体管的第二极与第二节点连接；
68.所述第十晶体管的控制极和第一极与第二电源端连接，所述第十晶体管的第二极与所述第二晶体管的第一极连接；
69.所述第二电容的第一极板与第二节点连接，所述第二电容的第二极板与所述第一电源端连接；
70.所述第五晶体管的控制极与第三节点连接，所述第五晶体管的第一极与第二时钟
信号端连接，所述第五晶体管的第二极与第五节点连接；
71.所述第八晶体管的控制极与所述第二电源端连接，所述第八晶体管的第一极与第一节点连接，所述第八晶体管的第二极与第三节点连接；
72.所述第九晶体管的控制极与第二节点连接，所述第九晶体管的第一极与第一电源端连接，所述第九晶体管的第二极与第五节点连接；
73.所述第一电容的第一极板与第三节点连接，所述第一电容的第二极板与第五节点连接；
74.所述第六晶体管的控制极与第三节点连接，所述第六晶体管的第一极与第二电源端连接，所述第六晶体管的第二极与信号输出端连接；
75.所述第七晶体管的控制极与所述第二节点连接，所述第七晶体管的第一极与第一电源端连接，所述第七晶体管的第二极与信号输出端连接。
76.在示例性实施方式中，所述第二晶体管的类型与所述第一晶体管、第三晶体管至第十晶体管的类型不同；
77.所述第二晶体管为n型晶体管，所述第一晶体管、第三晶体管至第十晶体管为p型晶体管。
78.在示例性实施方式中，所述显示基板包括第一电源线、第二电源线、第一时钟信号线、第二时钟信号线和初始信号线；所述发光驱动电路中的多个移位寄存器级联；
79.每个移位寄存器的第一电源端与所述第一电源线连接，每个移位寄存器的第二电源端与所述第二电源线连接，奇数级移位寄存器的第一时钟信号端与所述第一时钟信号线连接，奇数级移位寄存器的第二时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第一时钟信号端与所述第二时钟信号线连接，偶数级移位寄存器的第二时钟信号端与所述第一时钟信号线连接，第一级移位寄存器的信号输入端与所述初始信号线连接，第i级移位寄存器的信号输出端与第i+1级的移位寄存器的信号输入端连接。
80.第二方面，本公开还提供了一种显示装置，包括上述任一实施例所述的显示基板。
81.第三方面，本公开还提供了一种显示基板的驱动方法，设置为驱动上述任一实施例所述的显示基板；所述方法包括：
82.在第一时钟信号端的控制下，第一节点控制子电路向第一节点提供信号输入端的信号；
83.在信号输入端、第二时钟信号端和第一节点的控制下，第二节点控制子电路向第二节点提供第二电源端或者第一电源端的信号；
84.在第二电源端和第二时钟信号端的控制下，第三节点控制子电路向第三节点提供第一节点的信号，并维持第三节点的电位；
85.在第二节点和第三节点的控制下，信号输出子电路向信号输出端提供第一电源端或第二电源端的信号。
86.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
87.附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。附图中
各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
88.图1所示为一种显示装置的结构示意图；
89.图2所示为一种显示基板的平面结构示意图；
90.图3所示为一种显示基板的剖面结构示意图；
91.图4所示为一种像素驱动电路的等效电路示意图；
92.图5所示为一种像素驱动电路的工作时序图；
93.图6a所示为本公开实施例提供的移位寄存器的结构示意图；
94.图6b所示为本公开实施例提供的移位寄存器的等效电路图；
95.图7所示为本公开示一种示例性实施例提供的移位寄存器的工作时序图；
96.图8a所示为本公开另一种示例性实施例移位寄存器的结构示意图；
97.图8b所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；
98.图9a所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；
99.图9b所示为本公开另一种示例性实施例提供的移位寄存器的等效电路图；
100.图10所示为本公开显示基板形成有源层图案后的示意图；
101.图11所示为本公开显示基板形成第一金属层图案后的示意图；
102.图12所示为本公开显示基板形成第二金属层图案后的示意图；
103.图13所示为本公开显示基板形成第三绝缘层图案后的示意图；
104.图14所示为本公开一种示例性实施例中显示基板的示意图；
105.图15所示为图14中l-l位置的剖面结构示意图；
106.图16所示为本公开显示基板形成第一有源层图案后的示意图；
107.图17所示为本公开显示基板形成第一金属层图案后的示意图；
108.图18所示为本公开显示基板形成第二有源层图案后的示意图；
109.图19所示为本公开显示基板形成第二金属层图案后的示意图；
110.图20所示为图19中m-m位置的剖面结构示意图；
111.图21所示为本公开一种示例性实施例中发光驱动电路的结构示意图。
具体实施方式
112.本公开中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
113.在附图中，有时为了明确起见，可能夸大表示了构成要素的大小、层的厚度或区域。因此，本公开的任意一个实现方式并不一定限定于图中所示尺寸，附图中部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的任意一个实现方式不局限于附图所示的形状或数值等。
114.本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
115.在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述实施方式和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系可根据描述的构成要素的方向进行适当地改变。因此，不局限于在文中说明的词句，根据情况可以适当地更换。
116.在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
117.在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(或称漏电极端子、漏连接区域或漏电极)与源电极(或称源电极端子、源连接区域或源电极)之间具有沟道区，并且电流能够流过漏电极、沟道区以及源电极。在本公开中，沟道区是指电流主要流过的区域。
118.在本公开中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况下，“源电极”及“漏电极”的功能有时可以互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。栅电极也可以称为控制极。
119.在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”例如可以是电极或布线，或者是晶体管等开关元件，或者是电阻器、电感器或电容器等其它功能元件等。
120.在本公开中，“平行”是指两条直线形成的角度为-10
°
以上且10
°
以下的状态，因此，也包括该角度为-5
°
以上且5
°
以下的状态。另外，“垂直”是指两条直线形成的角度为80
°
以上且100
°
以下的状态，因此，也包括85
°
以上且95
°
以下的角度的状态。
121.在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
122.本公开说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
123.本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
124.一种显示产品的驱动电路的功耗和占用面积均较大，不利于显示产品低功耗、窄边框的实现。
125.图1所示为一种显示装置的结构示意图，显示基板可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，时序控制器分别与数据信号驱动器、扫描信号驱动器和发光信号驱动器连接，数据信号驱动器分别与多个数据信号线(d1到dn)连接，扫描信号驱动器分别与多个扫描信号线(s1到sm)连接，发光信号驱动器分别与多个发光信号线(e1到eo)连接。像素阵列可以包括多个子像素pxij，i和j可以是自然数，至少一个子像素pxij可以包括电路单元和与电路单元连接的发光器件，电路单元可以包括至少一个扫描信号线、至少一个数据信号线、至少一个发光信号线和像素驱动电路。在示例性实
施方式中，时序控制器可以将适合于数据信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线d1、d2、d3、
……
和dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线d1至dn，n可以是自然数。扫描信号驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线s1、s2、s3、
……
和sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线s1至sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线e1、e2、e3、
……
和eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线e1至eo。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发射停止信号传输到下一级电路的方式产生发射信号，o可以是自然数。
126.图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元p，多个像素单元p至少一个包括出射第一颜色光线的第一子像素p1、出射第二颜色光线的第二子像素p2和出射第三颜色光线的第三子像素p3，第一子像素p1、第二子像素p2和第三子像素p3均包括像素驱动电路和发光器件。第一子像素p1、第二子像素p2和第三子像素p3中的像素驱动电路分别与扫描信号线、数据信号线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据信号线传输的数据电压，向所述发光器件输出相应的电流。第一子像素p1、第二子像素p2和第三子像素p3中的发光器件分别与所在子像素的像素驱动电路连接，发光器件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
127.在示例性实施方式中，像素单元p中可以包括红色(r)子像素、绿色(g)子像素和蓝色(b)子像素。在示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形，三个子像素可以采用水平并列、竖直并列或品字方式排列，本公开在此不做限定。
128.图3为一种显示基板的剖面结构示意图，示意了oled显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
129.在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容。发光结构层103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的
第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
130.在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(hole injection layer，简称hil)、空穴传输层(hole transport layer，简称htl)、电子阻挡层(electron block layer，简称ebl)、发光层(emitting layer，简称eml)、空穴阻挡层(hole block layer，简称hbl)、电子传输层(electron transport layer，简称etl)和电子注入层(electron injection layer，简称eil)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
131.在示例性实施方式中，像素驱动电路可以是3t1c、4t1c、5t1c、5t2c、6t1c或7t1c结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管t1到第七晶体管t7)和1个存储电容c，像素驱动电路可以与7个信号线(数据信号线d、第一扫描信号线s1、第二扫描信号线s2、发光信号线e、初始信号线init、第一电源线vdd和第二电源线vss)连接。
132.在示例性实施方式中，像素驱动电路可以包括第一节点n1、第二节点n2和第三节点n3。其中，第一节点n1分别与第三晶体管t3的第一极、第四晶体管t4的第二极和第五晶体管t5的第二极连接，第二节点n2分别与第一晶体管t1的第二极、第二晶体管t2的第一极、第三晶体管t3的控制极和存储电容c的第二端连接，第三节点n3分别与第二晶体管t2的第二极、第三晶体管t3的第二极和第六晶体管t6的第一极连接。
133.在示例性实施方式中，存储电容c的第一端与第一电源线vdd连接，存储电容c的第二端与第二节点n2连接，即存储电容c的第二端与第三晶体管t3的控制极连接。
134.第一晶体管t1的控制极与第二扫描信号线s2连接，第一晶体管t1的第一极与初始信号线init连接，第一晶体管的第二极与第二节点n2连接。当导通电平扫描信号施加到第二扫描信号线s2时，第一晶体管t1将初始化电压传输到第三晶体管t3的控制极，以使第三晶体管t3的控制极的电荷量初始化。
135.第二晶体管t2的控制极与第一扫描信号线s1连接，第二晶体管t2的第一极与第二节点n2连接，第二晶体管t2的第二极与第三节点n3连接。当导通电平扫描信号施加到第一扫描信号线s1时，第二晶体管t2使第三晶体管t3的控制极与第二极连接。
136.第三晶体管t3的控制极与第二节点n2连接，即第三晶体管t3的控制极与存储电容c的第二端连接，第三晶体管t3的第一极与第一节点n1连接，第三晶体管t3的第二极与第三节点n3连接。第三晶体管t3可以称为驱动晶体管，第三晶体管t3根据其控制极与第一极之间的电位差来确定在第一电源线vdd与第二电源线vss之间流动的驱动电流的量。
137.第四晶体管t4的控制极与第一扫描信号线s1连接，第四晶体管t4的第一极与数据信号线d连接，第四晶体管t4的第二极与第一节点n1连接。第四晶体管t4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线s1时，第四晶体管t4使数据
信号线d的数据电压输入到像素驱动电路。
138.第五晶体管t5的控制极与发光信号线e连接，第五晶体管t5的第一极与第一电源线vdd连接，第五晶体管t5的第二极与第一节点n1连接。第六晶体管t6的控制极与发光信号线e连接，第六晶体管t6的第一极与第三节点n3连接，第六晶体管t6的第二极与发光器件的第一极连接。第五晶体管t5和第六晶体管t6可以称为发光晶体管。当导通电平发光信号施加到发光信号线e时，第五晶体管t5和第六晶体管t6通过在第一电源线vdd与第二电源线vss之间形成驱动电流路径而使发光器件发光。
139.第七晶体管t7的控制极与第一扫描信号线s1连接，第七晶体管t7的第一极与初始信号线init连接，第七晶体管t7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线s1时，第七晶体管t7将初始化电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
140.在示例性实施方式中，发光器件的第二极与第二电源线vss连接，第二电源线vss的信号为低电平信号，第一电源线vdd的信号为持续提供高电平信号。第一扫描信号线s1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线s2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线s1为s(n)，第二扫描信号线s2为s(n-1)，本显示行的第二扫描信号线s2与上一显示行像素驱动电路中的第一扫描信号线s1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
141.在示例性实施方式中，第一晶体管t1到第七晶体管t7可以是p型晶体管，或者可以是n型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管t1到第七晶体管t7可以包括p型晶体管和n型晶体管。
142.在示例性实施方式中，第一扫描信号线s1、第二扫描信号线s2、发光信号线e和初始信号线init沿水平方向延伸，第二电源线vss、第一电源线vdd和数据信号线d沿竖直方向延伸。
143.在示例性实施方式中，发光器件可以是有机电致发光二极管(oled)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
144.图5为一种像素驱动电路的工作时序图。下面通过图4示例的像素驱动电路的工作过程说明一种示例性实施例，图4中的像素驱动电路包括7个晶体管(第一晶体管t1到第七晶体管t7)、1个存储电容c和7个信号线(数据信号线d、第一扫描信号线s1、第二扫描信号线s2、发光信号线e、初始信号线init、第一电源线vdd和第二电源线vss)，7个晶体管均为p型晶体管。
145.在示例性实施方式中，像素驱动电路的工作过程可以包括：
146.第一阶段a1，称为复位阶段，第二扫描信号线s2的信号为低电平信号，第一扫描信号线s1和发光信号线e的信号为高电平信号。第二扫描信号线s2的信号为低电平信号，使第一晶体管t1导通，初始信号线init的信号提供至第二节点n2，对存储电容c进行初始化，清除存储电容中原有数据电压。第一扫描信号线s1和发光信号线e的信号为高电平信号，使第二晶体管t2、第四晶体管t4、第五晶体管t5、第六晶体管t6和第七晶体管t7断开，此阶段oled不发光。
147.第二阶段a2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线s1的信号为
低电平信号，第二扫描信号线s2和发光信号线e的信号为高电平信号，数据信号线d输出数据电压。此阶段由于存储电容c的第二端为低电平，因此第三晶体管t3导通。第一扫描信号线s1的信号为低电平信号使第二晶体管t2、第四晶体管t4和第七晶体管t7导通。第二晶体管t2和第四晶体管t4导通使得数据信号线d输出的数据电压经过第一节点n1、导通的第三晶体管t3、第三节点n3、导通的第二晶体管t2提供至第二节点n2，并将数据信号线d输出的数据电压与第三晶体管t3的阈值电压之差充入存储电容c，存储电容c的第二端(第二节点n2)的电压为vd-|vth|，vd为数据信号线d输出的数据电压，vth为第三晶体管t3的阈值电压。第七晶体管t7导通使得初始信号线init的初始电压提供至oled的第一极，对oled的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保oled不发光。第二扫描信号线s2的信号为高电平信号，使第一晶体管t1断开。发光信号线e的信号为高电平信号，使第五晶体管t5和第六晶体管t6断开。
148.第三阶段a3、称为发光阶段，发光信号线e的信号为低电平信号，第一扫描信号线s1和第二扫描信号线s2的信号为高电平信号。发光信号线e的信号为低电平信号，使第五晶体管t5和第六晶体管t6导通，第一电源线vdd输出的电源电压通过导通的第五晶体管t5、第三晶体管t3和第六晶体管t6向oled的第一极提供驱动电压，驱动oled发光。
149.在像素驱动电路驱动过程中，流过第三晶体管t3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第二节点n2的电压为vdata-|vth|，因而第三晶体管t3的驱动电流为：
150.i＝k*(vgs-vth)2＝k*[(vdd-vd+|vth|)-vth]2＝k*[(vdd-vd)]2[0151]
其中，i为流过第三晶体管t3的驱动电流，也就是驱动oled的驱动电流，k为常数，vgs为第三晶体管t3的栅电极和第一极之间的电压差，vth为第三晶体管t3的阈值电压，vd为数据信号线d输出的数据电压，vdd为第一电源线vdd输出的电源电压。
[0152]
发光驱动电路通常采用阵列基板行驱动(gate driver on array，简写为goa)电路，常用的goa电路通常是12t3c结构(12个tft以及3个电容器)，由于tft的数量和电容器的数量相对较多，导致goa电路占用面积较大，发光驱动电路通常设置在显示产品的非显示区域，由于发光驱动电路中的goa电路占用面积较大，对进一步减小显示产品边框的宽度造成阻碍；在发光阶段，时钟信号一直处于周期的震荡状态，加之发光阶段时间相对较长，12t3c结构中的电容器不断经历充电和放电使得时钟信号负载增大，从而导致goa电路功耗较大。
[0153]
为解决现有显示产品发光驱动电路的功耗和占用面积均较大，不利于显示产品低功耗、窄边框的实现的技术问题，本公开实施例提供了一种显示基板，可以包括发光驱动电路，发光驱动电路可以包括多个移位寄存器，每个移位寄存器可以包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路和信号输出子电路；
[0154]
第一节点控制子电路，可以分别与信号输入端、第一时钟信号端和第一节点连接，可以设置为在第一时钟信号端的控制下向第一节点提供信号输入端的信号；
[0155]
第二节点控制子电路，可以分别与信号输入端、第二时钟信号端、第一电源端、第二电源端、第一节点和第二节点连接，可以设置为在信号输入端、第二时钟信号端和第一节点的控制下，向第二节点提供第二电源端或者第一电源端的信号；
[0156]
第三节点控制子电路，可以分别与第二电源端、第二时钟信号端、第一节点和第三节点连接，可以设置为在第二电源端和第二时钟信号端的控制下，向第三节点提供第一节
点的信号，并维持第三节点的电位；
[0157]
信号输出子电路，可以分别与第二节点、第三节点、第一电源端、第二电源端和信号输出端连接，可以设置为在第二节点和第三节点的控制下，向信号输出端提供第一电源端或第二电源端的信号。
[0158]
本公开显示基板包括发光驱动电路，发光驱动电路中的移位寄存器电子器件的数量少，可以节省版图空间，减少发光驱动电路的占用面积，易于开发窄边框显示产品；移位寄存器中的电容不会随着周期性的时钟信号经历频繁的充电和放电过程，时钟信号也不必给电容充电，可以有效降低移位寄存器的功耗，克服了现有技术中驱动电路因功耗和占用面积较大，不利于显示产品低功耗、窄边框实现的技术问题。本公开显示基板，由于时钟信号不必给发光驱动电路中移位寄存器的电容充电，还可以降低第一时钟信号端和第二时钟信号端的延时、提高移位寄存器的反应速度。
[0159]
如图6a所示，为一种示例性的移位寄存器的结构示意图，发光驱动电路中的每个移位寄存器可以包括第一节点控制子电路11、第二节点控制子电路12、第三节点控制子电路13和信号输出子电路14，其中：
[0160]
第一节点控制子电路11，分别与信号输入端in、第一时钟信号端eck和第一节点n1连接，设置为在第一时钟信号端eck的控制下向第一节n1点提供信号输入端in的信号；
[0161]
第二节点控制子电路12，分别与信号输入端in、第二时钟信号端ecb、第一电源端vgh、第二电源端vgl、第一节点n1和第二节点n2连接，设置为在信号输入端in、第二时钟信号端ecb和第一节点n1的控制下，向第二节点n2提供第二电源端vgl或者第一电源端vgh的信号；
[0162]
第三节点控制子电路13，分别与第二电源端vgl、第二时钟信号端ecb、第一节点n1和第三节点n3连接，设置为在第二电源端vgl和第二时钟信号端ecb的控制下，向第三节点n3提供第一节点n1的信号，并维持第三节点n3的电位；
[0163]
信号输出子电路14，分别与第二节点n2、第三节点n3、第一电源端vgh、第二电源端vgl和信号输出端out连接，设置为在第二节点n2和第三节点n3的控制下，向信号输出端out提供第一电源端vgh或第二电源端vgl的信号。
[0164]
在一种示例性实施例中，如图6b所示，为一种示例性实施例提供的移位寄存器的等效电路图，第一节点控制子电路11可以包括第一晶体管t1；
[0165]
第一晶体管t1的控制极与第一时钟信号端eck连接，第一晶体管t1的第一极与信号输入端in连接，第一晶体管t1的第二极与第一节点n1连接。
[0166]
在一种示例性实施例中，第二节点控制子电路12可以包括第二晶体管t2、第三晶体管t3、第四晶体管t4和第二电容c2；第二电容c2包括：第一极板c21和第二极板c22；
[0167]
第二晶体管t2的控制极与信号输入端in连接，第二晶体管t2的第一极与第二电源端vgl连接，第二晶体管t2的第二极与第四节点n4连接；
[0168]
第三晶体管t3的控制极与第二时钟信号端ecb连接，第三晶体管t3的第一极与第四节点n4连接，第三晶体管t3的第二极与第二节点n2连接；
[0169]
第四晶体管t4的控制极与第一节点n1连接，第四晶体管t4的第一极与第一电源端vgh连接，第四晶体管t4的第二极与第二节点n2连接；
[0170]
第二电容c2的第一极板c21与第二节点n2连接，第二电容c2的第二极板c22与第一
电源端vgh连接。
[0171]
在一种示例性实施例中，第三节点控制子电路13可以包括第五晶体管t5、第八晶体管t8和第一电容c1；第一电容c1包括：第一极板c11和第二极板c12；
[0172]
第五晶体管t5的控制极与第三节点n3连接，第五晶体管t5的第一极与第二时钟信号端ecb连接，第五晶体管t5的第二极与第五节点n5连接；
[0173]
第八晶体管t8的控制极与第二电源端vgl连接，第八晶体管t8的第一极与第一节点n1连接，第八晶体管t8的第二极与第三节点n3连接；
[0174]
第一电容c1的第一极板c11与第三节点n3连接，第一电容c1的第二极板c12与第五节点n5连接。
[0175]
在一种示例性实施例中，信号输出子电路14可以包括第六晶体管t6和第七晶体管t7；
[0176]
第六晶体管t6的控制极与第三节点n3连接，第六晶体管t6的第一极与第二电源端vgl连接，第六晶体管t6的第二极与信号输出端out连接；
[0177]
第七晶体管t7的控制极与第二节点n2连接，第七晶体管t7的第一极与第一电源端vgh连接，第七晶体管t7的第二极与信号输出端out连接。
[0178]
在一种示例性实施例中，如图6所示，第一节点控制子电路11可以包括：第一晶体管t1；第二节点控制子电路12可以包括第二晶体管t2、第三晶体管t3、第四晶体管t4和第二电容c2；第二电容c2包括：第一极板c21和第二极板c22；第三节点控制子电路13可以包括第五晶体管t5、第八晶体管t8和第一电容c1；第一电容c1包括：第一极板c11和第二极板c12；信号输出子电路14可以包括第六晶体管t6和第七晶体管t7；
[0179]
第一晶体管t1的控制极与第一时钟信号端eck连接，第一晶体管t1的第一极与信号输入端in连接，第一晶体管t1的第二极与第一节点n1连接；
[0180]
第二晶体管t2的控制极与信号输入端in连接，第二晶体管t2的第一极与第二电源端vgl连接，第二晶体管t2的第二极与第四节点n4连接；
[0181]
第三晶体管t3的控制极与第二时钟信号端vgl连接，第三晶体管t2的第一极与第四节点n4连接，第三晶体管t4的第二极与第二节点n2连接；
[0182]
第四晶体管t4的控制极与第一节点n1连接，第四晶体管t4的第一极与第一电源端vgh连接，第四晶体管t4的第二极与第二节点n2连接；
[0183]
第二电容c2的第一极板c21与第二节点n2连接，第二电容c2的第二极板c22与第一电源端vgh连接；
[0184]
第五晶体管t5的控制极与第三节点n3连接，第五晶体管t5的第一极与第二时钟信号端ecb连接，第五晶体管t5的第二极与第五节点n5连接；
[0185]
第八晶体管t8的控制极与第二电源端vgl连接，第八晶体管t8的第一极与第一节点n1连接，第八晶体管t8的第二极与第三节点n3连接；
[0186]
第一电容c1的第一极板c11与第三节点n3连接，第一电容c1的第二极板c12与第五节点n5连接；
[0187]
第六晶体管t6的控制极与第三节点n3连接，第六晶体管t6的第一极与第二电源端vgl连接，第六晶体管t6的第二极与信号输出端out连接；
[0188]
第七晶体管t7的控制极与第二节点n2连接，第七晶体管t7的第一极与第一电源端
vgh连接，第七晶体管t7的第二极与信号输出端out连接。
[0189]
在一种示例性实施例中，第二晶体管t2的类型与第一晶体管t1、第三晶体管t3至第八晶体管t8的类型不同。
[0190]
在一种示例性实施例中，第二晶体管t2为n型晶体管，第一晶体管t1、第三晶体管t3至第八晶体管t8为p型晶体管。
[0191]
在一种示例性实施例中，如图8a所示，为另一种示例性的移位寄存器的结构示意图，第三节点控制子电路13，还可以与第二节点n2、第一电源端vgh、连接，设置为在第二节点n2、第一电源端vgh、第二电源端vgl和第二时钟信号端ecb的控制下，向第三节点n3提供第一节点n1的信号，并维持第三节点n3的电位。
[0192]
在一种示例性实施例中，如图8b所示，为另一种示例性实施例提供的移位寄存器的等效电路图，第三节点控制子电路13还可以包括：第九晶体管t9；
[0193]
第九晶体管t9的控制极与第二节点n2连接，第九晶体管t9的第一极与第一电源端vgh连接，第九晶体管t9的第二极与第五节点n5连接。
[0194]
在一种示例性实施例中，如图9a-9b所示，为另两种示例性实施例提供的移位寄存器的等效电路图，第二节点控制子电路12还可以包括：第十晶体管t10；第二晶体管t2的第一极通过第十晶体管t10与第二电源端vgl连接；
[0195]
第十晶体管t10的控制极和第一极与第二电源端vgl连接，第十晶体管t10的第二极与第二晶体管t2的第一极连接。
[0196]
在一种示例性实施例中，如图9b所示，第三节点控制子电路13，还可以与第二节点n2、第一电源端vgh连接，可以设置为在第二节点n2、第一电源端vgh、第二电源端vgl和第二时钟信号端ecb的控制下，向第三节点n3提供第一节点n1的信号，并控制第三节点n3的电位；第一节点控制子电路11可以包括：第一晶体管t1；第二节点控制子电路12可以包括第二晶体管t2、第三晶体管t3、第四晶体管t4、第十晶体管t10和第二电容c2；第二电容c2包括：第一极板c21和第二极板c22；第三节点控制子电路13可以包括第五晶体管t5、第八晶体管t8、第九晶体管t9和第一电容c1；第一电容c1包括：第一极板c11和第二极板c12；信号输出子电路14可以包括第六晶体管t6和第七晶体管t7；
[0197]
第一晶体管t1的控制极与第一时钟信号端eck连接，第一晶体管t1的第一极与信号输入端in连接，第一晶体管t1的第二极与第一节点n1连接；
[0198]
第二晶体管t2的控制极与信号输入端in连接，第二晶体管t2的第一极与第十晶体管t10的第二极连接，第二晶体管t2的第二极与第四节点n4连接；
[0199]
第三晶体管t3的控制极与第二时钟信号端ecb连接，第三晶体管t3的第一极与第四节点n4连接，第三晶体管t3的第二极与第二节点n2连接；
[0200]
第四晶体管t4的控制极与第一节点n1连接，第四晶体管t4的第一极与第一电源端vgh连接，第四晶体管t4的第二极与第二节点n2连接；
[0201]
第十晶体管t10的控制极和第一极与第二电源端vgl连接，第十晶体管t10的第二极与第二晶体管t2的第一极连接；
[0202]
第二电容c2的第一极板c21与第二节点n2连接，第二电容c2的第二极板c22与第一电源端vgh连接；
[0203]
第五晶体管t5的控制极与第三节点n3连接，第五晶体管t5的第一极与第二时钟信
号端ecb连接，第五晶体管t5的第二极与第五节点n5连接；
[0204]
第八晶体管t8的控制极与第二电源端vgl连接，第八晶体管t8的第一极与第一节点n1连接，第八晶体管t8的第二极与第三节点n3连接；
[0205]
第九晶体管t9的控制极与第二节点n2连接，第九晶体管t9的第一极与第一电源端vgh连接，第九晶体管t9的第二极与第五节点n5连接；
[0206]
第一电容c1的第一极c11板与第三节点n3连接，第一电容c1的第二极板c12与第五节点n5连接；
[0207]
第六晶体管t6的控制极与第三节点n3连接，第六晶体管t6的第一极与第二电源端vgl连接，第六晶体管t6的第二极与信号输出端out连接；
[0208]
第七晶体管t7的控制极与第二节点n2连接，第七晶体管t7的第一极与第一电源端vgh连接，第七晶体管t7的第二极与信号输出端out连接。
[0209]
在一种示例性实施例中，第二晶体管t2的类型与第一晶体管t1、第三晶体管t3至第十晶体管t10的类型不同；
[0210]
在一种示例性实施例中，第二晶体管t2为n型晶体管，第一晶体管t1、第三晶体管t3至第十晶体管t10为p型晶体管。
[0211]
在一种示例性实施例中，如图21所示，为一种示例性实施例提供的发光驱动电路的结构示意图，显示基板可以包括第一电源线vgh、第二电源线vgl、第一时钟信号线eck、第二时钟信号线ecb和初始信号线estv；发光驱动电路中的多个移位寄存器级联；图21中，eoa(i)为第i级移位寄存器；
[0212]
每个移位寄存器的第一电源端vgh与第一电源线vgh连接，每个移位寄存器的第二电源端vgl与第二电源线vgl连接，奇数级移位寄存器的第一时钟信号端eck与第一时钟信号线eck连接，奇数级移位寄存器的第二时钟信号端eck与第二时钟信号线eck连接，偶数级移位寄存器的第一时钟信号端eck与第二时钟信号线ecb连接，偶数级移位寄存器的第二时钟信号端ecb与第一时钟信号线eck连接，第一级移位寄存器的信号输入端in与初始信号线estv连接，第i级移位寄存器的信号输出端out与第i+1级的移位寄存器的信号输入端in连接。其中，i取值为1至m的正整数，m为大于或等于2的正整数。
[0213]
对于不同显示产品，发光驱动电路中多个移位寄存器的级联关系可能有所不同。无论多个移位寄存器的级联关系如何，每个移位寄存器驱动几行子像素，只要是类似这种大面积的器件发生改变，以及这种改变产生额外空间以后，小器件可能的简单平移、拉伸都在本公开的保护范围内。
[0214]
在一种示例性实施例中，显示基板可以包括衬底基板以及依次叠设在衬底基板上的有源层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；有源层可以包括：第一有源层和第二有源层；
[0215]
第一有源层可以包括第一晶体管t1的有源层、第三晶体管t3至第八晶体管t8的有源层；第二有源层可以包括第二晶体管t2的有源层；第一金属层可以包括第一晶体管t1的控制极、第三晶体管t3至第八晶体管t8的控制极、第一电容c1的第一极板c11、第二电容c2的第一极板c21；第二金属层可以包括第二晶体管t2的控制极、第一电容c1的第二极板c12、第二电容c2的第二极板c22；第三金属层可以包括多个晶体管的第一极和第二极。
[0216]
在示例性实施方式中，第二晶体管t2的有源层21沿第二方向y延伸。
[0217]
在示例性实施方式中，第二晶体管t2的有源层位于第八晶体管t8的有源层远离第三晶体管t3的有源层的一侧。在一种示例性实施方式中，显示基板中的多个膜层按照第一有源层、第二有源层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层的顺序依次叠设在衬底基板上；或者，显示基板中的多个膜层按照第一有源层、第一绝缘层、第一金属层、第二有源层、第二绝缘层、第二金属层、第三绝缘层和第三金属层的顺序依次叠设在衬底基板上。
[0218]
在一种示例性实施例中，如图10所示，第一晶体管t1的有源层11为倒u型结构。
[0219]
在一种示例性实施例中，第六晶体管t6的有源层61、第七晶体管t7的有源层71和第八晶体管t8的有源层81沿第二方向y延伸，第五晶体管t5的有源层51沿第一方向x延伸。
[0220]
在一种示例性实施例中，第三晶体管t3的有源层31与第四晶体管t4的有源层41为一体成型结构。
[0221]
在一种示例性实施例中，第一晶体管t1的有源层11、第三晶体管t3的有源层31、第四晶体管t4的有源层41、第五晶体管t5的有源层51、第八晶体管t8的有源层81位于第六晶体管t6的有源层61和第七晶体管t7的有源层71的同一侧，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第二方向y排布。
[0222]
在一种示例性实施例中，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第一方向x的尺寸比第八晶体管t8的有源层81沿第一方向x的尺寸大。
[0223]
在一种示例性实施例中，第一有源层为半导体层。
[0224]
在一种示例性实施例中，第二有源层为金属氧化物层。
[0225]
在一种示例性实施例中，第一金属层还包括信号输出线；第三金属层还可以包括第一电源线、第二电源线、第一时钟信号线、第二时钟信号线。
[0226]
在一种示例性实施例中，信号输出线沿第一方向延伸。
[0227]
在一种示例性实施例中，如图11和图12所示，第一晶体管t1的控制极12沿第一方向x延伸，第一晶体管t1的控制极12在衬底基板上的正投影与第一晶体管t1的有源层11在衬底基板上的正投影部分重叠；第三晶体管t3的控制极32在衬底基板上的正投影与第三晶体管t3的有源层31在衬底基板上的正投影部分重叠；第四晶体管t4的控制极42在衬底基板上的正投影与第四晶体管t4的有源层41在衬底基板上的正投影与部分重叠；第五晶体管t5的控制极52沿第二方向y延伸，第五晶体管t5的控制极52在衬底基板上的正投影与第五晶体管t5的有源层51在衬底基板上的正投影部分重叠；第六晶体管t6的控制极62在衬底基板上的正投影与第六晶体管t6的有源层61在衬底基板上的正投影部分重叠；第七晶体管t7的控制极72沿第一方向x延伸，第七晶体管t7的控制极72在衬底基板上的正投影与第七晶体管t7的有源层71在衬底基板上的正投影部分重叠；第八晶体管t8的控制极82在衬底基板上的正投影与第八晶体管t8的有源层81在衬底基板上的正投影部分重叠；信号输出线out沿第一方向x延伸；第一电容c1的第一极板c11、第一电容c1的第二极板c12、第二电容c2的第一极板c21、第二电容c2的第二极板c22均沿第二方向y延伸。
[0228]
在一种示例性实施例中，第六晶体管t6的控制极62包括第一子控制极621、第二子控制极622和第一连接电极91，第一子控制极621和第二子控制极622在第六晶体管t6的有源层61上间隔设置，第一子控制极621和第二子控制极622均沿第一方向x延伸，第一连接电极91沿第二方向y延伸，第一子控制极621和第二子控制极622通过第一连接电极91连接。
[0229]
在一种示例性实施例中，第一子控制极621、第二子控制极622、第一连接电极91、第一电容c1的第一极板c11、第五晶体管t5的控制极52为一体成型结构。
[0230]
在一种示例性实施例中，第二电容c2的第一极板c21和第七晶体管t7的控制极72为一体成型结构。
[0231]
在一种示例性实施例中，如图12所示，第二晶体管t2的控制极22包括第三子控制极221、第二连接电极92、第三连接电极93，第三子控制极221、第三连接电极93沿第一方向x延伸，第二连接电极92沿第二方向y延伸，第三子控制极221和第三连接电极93通过第二连接电极92连接；第三子控制极221在衬底基板上的正投影与第二晶体管t2的有源层21在衬底基板上的正投影部分重叠。
[0232]
在一种示例性实施例中，如图13和图14所示，显示基板还包括：贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔v1至第八过孔v8，贯穿第二绝缘层和第三绝缘层的第九过孔v9至第十五过孔v15，以及贯穿第三绝缘的第十六v16过孔至第十七过孔v17；
[0233]
第一过孔v1暴露出第一晶体管t1的有源层11，第二过孔v2暴露出第二晶体管t2的有源层21，第三过孔v3暴露出第三晶体管t3的有源层31，第四过孔v4暴露出第四晶体管t4的有源层41，第五过孔v5暴露出第五晶体管t5的有源层51，第六过孔v6暴露出第六晶体管t6的有源层61，第七过孔v7暴露出第七晶体管t7的有源层71，第八过孔v8暴露出第八晶体管t8的有源层81，第九过孔v9暴露出第一晶体管t1的控制极12，第十过孔v10暴露出第三晶体管t3的控制极32，第十一过孔v11暴露出第四晶体管t4的控制极42，第十二过孔v12暴露出第六晶体管t6的控制极62，第十三过孔v13暴露出第七晶体管t7的控制极72，第十四过孔v14暴露出第八晶体管t8的控制极82，第十五过孔v15暴露出信号输出线out，第十六过孔v16暴露出第一电容c1的第二极板c12，第十七过孔v17暴露出第二电容c2的第二极板c22。
[0234]
第一晶体管t1的第一极13和第二极14通过第一过孔v1与第一晶体管t1的有源层11电连接；第二晶体管t2的第一极23和第二极24通过第二过孔v2与第二晶体管t2的有源层21电连接；第三晶体管t3的第一极33通过第三过孔v3与第三晶体管t3的有源层31电连接；第四晶体管t4的第一极43和第二极44通过第四过孔v4与第四晶体管t4的有源层41电连接；第五晶体管t5的第一极53和第二极54通过第五过孔v5与第五晶体管t5的有源层51电连接；第六晶体管t6的第一极63和第二极64通过第六过孔v6与第六晶体管t6的有源层61电连接；第七晶体管t7的第一极73和第二极74通过第七过孔v7与第七晶体管t7的有源层71电连接；第八晶体管t8的第一极83和第二极84通过第八过孔v8与第八晶体管t8的有源层81电连接；第一时钟信号线eck通过第九过孔v9与第一晶体管t1的控制极12电连接；第二时钟信号线ecb通过第十过孔v10与第三晶体管t3的控制极32电连接；第一晶体管t1的第二极14通过第十一过孔v11与第四晶体管t4的控制极42电连接；第八晶体管t8的第二极84通过第十二过孔v12与第六晶体管t6的控制极62电连接；第四晶体管t4的第二极44通过第十三过孔v13与第七晶体管t7的控制极72电连接；第二电源线vgl通过第十四过孔v14与第八晶体管t8的控制极82电连接；第六晶体管t6的第二极64和第七晶体管t7的第二极74通过第十五过孔v15与信号输出线out电连接；第五晶体管t5的第二极54通过第十六过孔v16与第一电容c1的第二极板c12电连接；第七晶体管t7的第一极73和第一电源线vgh通过第十七过孔v17与第二电容c2的第二极c22板电连接。
[0235]
在一种示例性实施例中，第一晶体管t1的第二极14和第八晶体管t8的第一极83为
一体成型结构。
[0236]
在一种示例性实施例中，第二晶体管t2的第二极24和第三晶体管t3的第一极33为一体成型结构。
[0237]
在一种示例性实施例中，第二晶体管t2的第一极23、第二电源线vgl、第六晶体管t6的第一极63为一体成型结构。
[0238]
在一种示例性实施例中，第四晶体管t4的第一极43、第七晶体管t7的第一极73和第一电源线vgh为一体成型结构。
[0239]
在一种示例性实施例中，第六晶体管t6的第二极64和第七晶体管t7的第二极74为一体成型结构。
[0240]
在一种示例性实施例中，第三晶体管t3的第二极34和第四晶体管t4的第二极44为一体成型结构。在一种示例性实施例中，由于第三晶体管t3和第四晶体管t4的有源层为一体成型结构，第三晶体管t3可以与第四晶体管t4的共用同一个第二极，以节省布线空间。
[0241]
在一种示例性实施例中，第一电源线vgh、第二电源线vgl、第一时钟信号线eck和第二时钟信号线ecb均沿第二方向y延伸。
[0242]
在一种示例性实施例中，第二电源线vgl、第一时钟信号线eck、第二时钟信号线ecb均位于第一晶体管t1至第八晶体管t8的同一侧，第一电源线vgh位于第一晶体管t1至第八晶体管t8的另一侧。在一种示例性实施例中，第一时钟信号线eck位于第二电源线vgl和第二时钟信号线ecb之间，且第二时钟信号线ecb位于第一时钟信号线eck远离第一电源线vgh的一侧。
[0243]
在一种示例性实施例中，第一电源线vgh在衬底基板上的正投影与第二电容c2的第二极板c22在衬底基板上的正投影存在重叠区域。在一种示例性实施例中，第一电源线vgh在衬底基板上的正投影与第二电容c2的第一极板c21在衬底基板上的正投影不存在重叠区域。
[0244]
在一种示例性实施例中，第一电容c1的第二极板c12在衬底基板上的正投影覆盖第一电容c1的第一极板c11在衬底基板上的正投影。
[0245]
在一种示例性实施例中，第二电容c2的第二极板c22在衬底基板上的正投影覆盖第二电容c2的第一极板c21在衬底基板上的正投影。
[0246]
下面通过移位寄存器的工作过程说明一种示例性实施例提供的移位寄存器。
[0247]
以一种示例性实施例提供的移位寄存器中的第二晶体管t2为n型晶体管，第一晶体管t1以及第三晶体管t3至第八晶体管t8均为p型晶体管为例，图6b为一种示例性实施例提供的移位寄存器的等效电路图，图7为一种示例性实施例提供的移位寄存器的工作时序图。如图6和图7所示，一种示例性实施例涉及的移位寄存器包括：8个开关晶体管(t1至t8)，2个电容单元(c1和c2)，3个信号输入端(ecb、eck和in)、1个信号输出端(out)、2个电源端(vgh和vgl)。
[0248]
在示例性实施方式中，第一电源端vgh的信号为高电平信号，第二电源端vgl的信号为低电平信号，第八晶体管t8的控制极由第二电源端vgl控制，始终处于导通状态。在示例性实施方式中，第一电源端vgh的信号可以是7v直流电压，第二电源端vgl的信号可以是-7v直流电压。
[0249]
在示例性实施方式中，第一时钟信号端eck和第二时钟信号端ecb均为时钟信号，
且互为反相信号，即两者周期相同，电压相反。在示例性实施方式中，第一时钟信号端eck和第二时钟信号端ecb的高电平可以是7v，低电平可以是-7v。
[0250]
在示例性实施方式中，信号输入端in为有效电平信号的持续时间可以是第一时钟信号端eck的时钟信号的周期的一倍或多倍。
[0251]
一种示例性实施例提供的移位寄存器的工作过程可以包括：第一阶段p1至第六阶段p6。
[0252]
第一阶段p1，信号输入端in和第二时钟信号端ecb的信号为高电平信号，第一时钟信号端eck的信号为低电平信号。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的信号无法写入第二节点n2，第二节点n2维持上一帧高电平，第七晶体管t7截止，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的高电平信号写入第一节点n1，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6均截止。此时，由于第六晶体管t6和第七晶体管t7均截止，信号输出端out的输出信号维持上一帧低电平。
[0253]
第二阶段p2，信号输入端in的信号和第一时钟信号端eck的信号为高电平信号，第二时钟信号端ecb的信号为低电平。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平信号写入第二节点n2，第七晶体管t7导通，第一时钟信号端eck的信号为高电平信号，第一晶体管t1截止，信号输入端in的高电平信号无法写入第一节点n1，第一节点n1维持上一帧的高电平，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平写入第三节点n3，加之第一电容c1两端电压不会突变，第三节点n3维持上一帧的高电平，第五晶体管t5和第六晶体管t6均截止。此时，由于第六晶体管t6截止，第七晶体管t7导通，第一电源端vgh的高电平信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0254]
第三阶段p3，信号输入端in和第二时钟信号端ecb的信号为高电平信号，第一时钟信号端eck的信号为低电平信号。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的高电平信号无法写入第二节点n2，由于第二电容c2两端电压不会突变，第二节点n2维持上一帧的低电平，第七晶体管t7导通，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的高电平信号写入第一节点n1，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6截止。此时，由于第六晶体管t6截止，第七晶体管t7导通，第一电源端vgh的信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0255]
第四阶段p4，信号输入端in和第二时钟信号端ecb的信号为低电平信号，第一时钟信号端eck的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电位，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平信号写入第二节点n2，第二电容c2两端电压不会突变，第二节点n2维持上一帧的低电平，第七晶体管t7
导通；第一时钟信号端eck的信号为高电平信号，第一晶体管t1截止，信号输入端in的低电平信号无法写入第一节点n1，第一节点n1维持上一帧的高电平，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，加之第一电容c1两端电压不会突变，第三节点n3维持上一帧的高电平，第五晶体管t5、第六晶体管t6截止。由于第七晶体管t7导通，第六晶体管t6截止，第一电源端vgh的信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0256]
第五阶段p5，信号输入端in和第一时钟信号端eck的信号为低电平信号，第二时钟信号端ecb的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电位，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的低电平信号无法写入第二节点n2，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的低电平信号写入第一节点n1，第四晶体管t4导通，第一电源端vgh的高电平信号经由第四晶体管t4写入第二节点n2，第七晶体管t7截止，第八晶体管t8始终导通，第一节点n1的低电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6导通，由于第二时钟信号端ecb为高电平信号，第五晶体管t5导通后可以对第一电容c1进行充电。由于第六晶体管t6导通，第二电源端vgl的低电平信号经由第六晶体管t6写入信号输出端out，信号输出端out输出低电平信号。
[0257]
第六阶段p6，信号输入端in和第二时钟信号端ecb的信号为低电平信号，第一时钟信号端eck的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电位，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平写入第二节点n2，由于第二电容c2两端电压不会突变，第二节点n2维持上一帧的高电平，第七晶体管t7维持截止；第一时钟信号端eck的信号为高电平信号，第一晶体管t1截止，信号输入端in的信号无法写入第一节点n1，第一节点n1维持上一帧的低电平，第四晶体管t4导通，第一电源端vgh的高电平信号经第四晶体管t4写入第二节点n2，第七晶体管t7截止，第八晶体管t8始终导通，第一节点n1的低电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6导通，第二时钟信号端ecb由高电平变为低电平，下拉第一电容c1的电压，使得第三节点n3的电平下降，第一电容c1进行放电以维持n1节点的电位。由于第六晶体管t6导通，第二电源端vgl的低电平信号经由第六晶体管t6写入信号输出端out，信号输出端out输出低电平信号。
[0258]
在移位寄存器的工作过程的第一阶段p1至第六阶段p6的六个阶段中，如表1所示：第三节点n3和第二节点n2的电平不会随着时钟信号的周期震荡出现高低电平频繁交替的现象，与第三节点n 3连接的第一电容c1以及与第二节点n2连接的第二电容c2不会经历多次充电和放电的过程，从而减小goa电路的负载，可以有效降低goa电路的功耗。
[0259]
表1：
[0260]
[0261][0262]
在示例性实施方式中，第一晶体管t1的控制极由第一时钟信号端eck控制，第一晶体管t1用于信号输入端in的信号输入。
[0263]
在示例性实施方式中，第二晶体管t2可以为oxide tft，为nmos类型，信号输入端in控制第二晶体管t2的控制极，当信号输入端in的信号为高电平时，第二晶体管t2导通，在第二时钟信号端ecb的信号为低电平信号的情况下，第二电源端vgl的低电平信号可以写入第二节点n2，使第七晶体管t7导通，第一电源端vgh的高电平信号经由第七晶体管t7传输至信号输出端out；当信号输入端in的信号为低电平时，第二晶体管t2截止，第二电源端vgl的低电平信号无法经由第二晶体管t2写入第四节点n4。
[0264]
在示例性实施方式中，第三晶体管t3的控制极由第二时钟信号端ecb控制；第四晶体管t4的控制极同第一节点n1的电平相同，用于在第一时钟信号端eck的信号和信号输入端in的信号均为低电平的情况下将第一电源端vgh的高电平信号传输至第二节点n2，以防止第七晶体管t7导通。
[0265]
在示例性实施方式中，第六晶体管t6和第七晶体管t7的宽长比(w/l)较大，分别用于输出第二电源端vgl的低电平信号和第一电源端vgh的高电平信号。
[0266]
下面陈述上述实施例中移位寄存器采用8t2c结构所具有的优势：
[0267]
1、在实现相同的em goa功能下，上述实施例8t2c结构可以压缩器件的数量，特别是压缩了电容的数量(电路中电容体积较大)，容易缩小版图布局的空间，适合开发窄边框显示产品。
[0268]
2、上述实施例8t2c结构，第三节点n3和第二节点n2的电平不会随着时钟信号的周期震荡出现高低电平频繁交替的现象，与第三节点n 3连接的第一电容c1以及与第二节点n2连接的第二电容c2不会经历多次充电和放电的过程，从而减小goa电路的负载，可以有效降低goa电路的功耗，并且可以降低第一时钟信号端eck和第二时钟信号端ecb的rc延时、提高移位寄存器的反应速度。
[0269]
在示例性实施方式中，上述移位寄存器在图6的基础上还可以包括第九晶体管t9。其中，第九晶体管t9的控制极连接至第二节点n2，第九晶体管t9的第一极与第一电源端vgh连接，第九晶体管t9的第二极与第五节点n5连接，如图8所示为另一种示例性实施例提供的移位寄存器的等效电路图。
[0270]
在示例性实施方式中，在第五晶体管t5截止时，第九晶体管t9导通，防止第一电容c1处于浮空(floating)状态。
[0271]
在示例性实施方式中，图8所示的移位寄存器的等效电路图的移位寄存器的工作时序图与图7相同。图8所示的移位寄存器的工作过程可以包括第一阶段h1至第六阶段h6，
第一阶段h1至第六阶段h6的信号输入端in、第一时钟信号端eck、第二时钟信号端ecb和信号输出端out的信号与图7中第一阶段p1至第六阶段p6相同。下面详细说明图8所示的移位寄存器中多个晶体管和多个电容在第一阶段h1至第六阶段h6的工作过程：
[0272]
第一阶段h1，信号输入端in和第二时钟信号端ecb的信号为高电平信号，第一时钟信号端eck的信号为低电平信号。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的信号无法写入第二节点n2，第二节点n2维持上一帧高电平，第七晶体管t7和第九晶体管t9均截止，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的高电平信号写入第一节点n1，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6均截止。此时，由于第六晶体管t6和第七晶体管t7均截止，信号输出端out的输出信号维持上一帧低电平。
[0273]
第二阶段h2，信号输入端in的信号和第一时钟信号端eck的信号为高电平信号，第二时钟信号端ecb的信号为低电平。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平信号写入第二节点n2，第七晶体管t7和第九晶体管t9均导通，第一电源端vgh的高电平信号写入第五节点n5，第一电容c1进行充电，第一时钟信号端eck的信号为高电平信号，第一晶体管t1截止，信号输入端in的高电平信号无法写入第一节点n1，第一节点n1维持上一帧的高电平，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平写入第三节点n3，加之第一电容c1两端电压不会突变，第三节点n3维持上一帧的高电平，第五晶体管t5和第六晶体管t6均截止。此时，由于第六晶体管t6截止，第七晶体管t7导通，第一电源端vgh的高电平信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0274]
第三阶段h3，信号输入端in和第二时钟信号端ecb的信号为高电平信号，第一时钟信号端eck的信号为低电平信号。信号输入端in的信号为高电平信号，第二晶体管t2导通，第二电源端vgl的低电平信号写入第四节点n4，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的高电平信号无法写入第二节点n2，由于第二电容c2两端电压不会突变，第二节点n2维持上一帧的低电平，第七晶体管t7和第九晶体管t9均导通，第一电源端vgh的高电平信号写入第五节点n5，第一电容c1继续充电，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的高电平信号写入第一节点n1，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6截止。此时，由于第六晶体管t6截止，第七晶体管t7导通，第一电源端vgh的信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0275]
第四阶段h4，信号输入端in和第二时钟信号端ecb的信号为低电平信号，第一时钟信号端eck的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电平，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平信号写入第二节点n2，第二节点n2维持低电平，第七晶体管t7和第九晶体管t9均导通，第一电源端vgh的高电平信号写入第五节点n5，第一电容c1进行充电；第一时钟信号端eck的信号为高电平
信号，第一晶体管t1截止，信号输入端in的低电平信号无法写入第一节点n1，第一节点n1维持上一帧的高电平，第四晶体管t4截止，第八晶体管t8始终导通，第一节点n1的高电平信号写入第三节点n3，加之第一电容c1两端电压不会突变，第三节点n3维持上一帧的高电平，第五晶体管t5、第六晶体管t6截止。由于第七晶体管t7导通，第六晶体管t6截止，第一电源端vgh的信号经由第七晶体管t7传输至信号输出端out，即信号输出端out输出高电平信号。
[0276]
第五阶段h5，信号输入端in和第一时钟信号端eck的信号为低电平信号，第二时钟信号端ecb的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电平，第二时钟信号端ecb的信号为高电平信号，第三晶体管t3截止，第四节点n4的低电平信号无法写入第二节点n2，第一时钟信号端eck的信号为低电平信号，第一晶体管t1导通，信号输入端in的低电平信号写入第一节点n1，第四晶体管t4导通，第一电源端vgh的高电平信号经由第四晶体管t4写入第二节点n2，第七晶体管t7和第九晶体管t9截止，第八晶体管t8始终导通，第一节点n1的低电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6导通，第五晶体管t5导通后可以对第一电容c1进行充电。由于第六晶体管t6导通，第二电源端vgl的低电平信号写入信号输出端out，信号输出端out输出低电平信号。
[0277]
第六阶段h6，信号输入端in和第二时钟信号端ecb的信号为低电平信号，第一时钟信号端eck的信号为高电平信号。信号输入端in的信号为低电平信号，第二晶体管t2截止，第二电源端vgl的低电平信号无法写入第四节点n4，第四节点n4维持上一帧的低电位，第二时钟信号端ecb的信号为低电平信号，第三晶体管t3导通，第四节点n4的低电平写入第二节点n2，由于第二电容c2两端电压不会突变，第二节点n2维持上一帧的高电平，第七晶体管t7和第九晶体管t9维持截止；第一时钟信号端eck的信号为高电平信号，第一晶体管t1截止，信号输入端in的信号无法写入第一节点n1，第一节点n1维持上一帧的低电平，第四晶体管t4导通，第一电源端vgh的高电平信号经第四晶体管t4写入第二节点n2，第七晶体管t7和第九晶体管t9截止，第八晶体管t8始终导通，第一节点n1的低电平信号写入第三节点n3，第五晶体管t5和第六晶体管t6导通，第二时钟信号端ecb由高电平变为低电平，下拉第一电容c1的电压，使得第三节点n3的电平下降，第一电容c1进行放电以维持n1节点的电位。由于第六晶体管t6导通，第二电源端vgl的低电平信号经由第六晶体管t6写入信号输出端out，信号输出端out输出低电平信号。
[0278]
由上述第一阶段h1至第六阶段h6的工作过程可以看出，在第二阶段h2至第四阶段h4，第五晶体管t5截止时，第九晶体管t9导通给第一电容c1充电；在第五阶段h5第九晶体管t9截止时，第五晶体管t5导通给第一电容c1充电；从而可以防止第一电容c1处于浮空(floating)状态。
[0279]
在示例性实施方式中，还可以在图6或图8所示结构的基础上设置与第二晶体管t2连接的第十晶体管t10，第二晶体管t2的第一极通过第十晶体管t10与第二电源端vgl连接，如图9a-图9b所示为另外两种示例性实施例提供的移位寄存器的等效电路图，第十晶体管t10的第一极和控制极均与第二电源端vgl连接，第十晶体管t10的第二极与第二晶体管t2的第一极连接。其中，图9a为在图6b所示结构的基础上设置与第二晶体管t2连接的第十晶体管t10，图9b为在图8b所示结构的基础上设置与第二晶体管t2连接的第十晶体管t10。
[0280]
在示例性实施方式中，第十晶体管t10为p型晶体管。
[0281]
在示例性实施方式中，图9a-图9b所示的移位寄存器的等效电路图的移位寄存器的工作时序图与图7相同，由于第十晶体管t10的控制极与第二电源端vgl连接，因此第十晶体管t10始终处于导通状态。图9a所示的移位寄存器中第一晶体管t1至第八晶体管t8的工作过程与图6b中第一晶体管t1至第八晶体管t8的工作过程相同，即图9a所示的移位寄存器中第一晶体管t1至第八晶体管t8的工作过程与上述第一阶段p1至第六阶段p6相同；图9b所示的移位寄存器中第一晶体管t1至第九晶体管t9的工作过程与图8b中第一晶体管t1至第九晶体管t9的工作过程相同，即图9b所示的移位寄存器中第一晶体管t1至第九晶体管t9的工作过程与上述第一阶段h1至第六阶段h6相同，在此不再赘述。
[0282]
第二晶体管t2的阈值电压vth可以为0～1v，由于第二晶体管t2的特性与氧含量相关性较强，氧化铟镓锌(igzo)在高温条件下容易分解脱氧，因而第二晶体管t2的阈值电压vth波动大，存在第二晶体管t2的阈值电压不稳定的情况，经过测试第二晶体管t2的阈值电压vth负偏约为0.1v，如果第二晶体管t2的阈值电压vth负偏到0v以下，在第二电源端vgl的信号为-7v的情况下，在信号输入端in为低电平信号-7v时，会存在第二晶体管t2的栅源电压vgs大于第二晶体管t2的阈值电压vth的情况，在此情况下第二晶体管t2也会导通，从而导致第二晶体管t2始终导通，进而导致显示异常。通过设置与第二晶体管t2连接的p型晶体管t10，可以改善由于第二晶体管t2阈值电压不稳定导致的显示异常的缺陷，原理是:第十晶体管t10的第一极和控制极都接入相同的第二电源端vgl，在第二电源端vgl的信号为-7v的情况下，由于第十晶体管t10的阈值电压vth为-2v，在第二电源端vgl的信号为-7v的情况下，第十晶体管t10的第二极电压为-5v，而第十晶体管t10的第二极为第二晶体管t2的第一极，第二晶体管t2的控制极为信号输入端in，在信号输入端in为低电平信号(-7v)时，第二晶体管t2的栅源电压vgs＝t2控制极电压-t10第二极电压＝-7v-(-5)v＝-2v，此时第二晶体管t2的栅源电压vgs(-2v)远低于第二晶体管t2的阈值电压(vth)0～1v，即便第二晶体管t2的阈值电压vth产生负偏也不会低于-2v，使得在信号输入端in为低电平信号时，第二晶体管t2不会导通，从而可以使得第二晶体管t2不会因为阈值电压波动较大而始终处于导通的状态，可以有效避免因第二晶体管t2的阈值电压不稳定导致显示异常的发生。
[0283]
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底(或衬底基板)上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“a和b同层设置”是指，a和b通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“b的正投影位于a的正投影的范围之内”或者“a的正投影包含b的正投影”是指，b的正投影的边界落入a的正投影的边界范围内，或者a的正投影的边界与b的正投影的边界重叠。
[0284]
在一种示例性实施方式中，显示基板的制备过程可以包括如下操作。
[0285]
(11)在衬底基板上形成有源层图案。
[0286]
在示例性实施方式中，在衬底基板上形成有源层图案可以包括：在衬底基板上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成第一有源层，在半导体层上沉积有源层的层间绝缘薄膜，通过图案化工艺对有源层的层间绝缘薄膜进行图案化形成有源层的层间绝缘层，在有源层的层间绝缘层上沉积金属氧化物薄膜，通过图案化工艺对金属氧化物薄膜进行图案化，形成第二有源层。其中，第一有源层包括：第一晶体管t1的有源层11、第三晶体管t3的有源层31、第四晶体管t4的有源层41、第五晶体管t5的有源层51、第六晶体管t6的有源层61、第七晶体管t7的有源层71、第八晶体管t8的有源层81，第二有源层包括：第二晶体管t2的有源层21，如图10所示，图10为形成有源层图案后的示意图。
[0287]
在一种示例实施例中，第二晶体管t2的有源层21、第六晶体管t6的有源层61、第七晶体管t7的有源层71和第八晶体管t8的有源层81沿第二方向y延伸，第五晶体管t5的有源层51沿第一方向x延伸。
[0288]
在一种示例实施例中，第一晶体管t1的有源层11为倒u型结构。
[0289]
在一种示例性实施例中，第一晶体管t1的有源层11、第三晶体管t3的有源层31、第四晶体管t4的有源层41、第五晶体管t5的有源层51、第八晶体管t8的有源层81位于第六晶体管t6的有源层61和第七晶体管t7的有源层71的同一侧，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第二方向排布。
[0290]
在示例性实施方式中，第三晶体管t3的有源层31与第四晶体管t4的有源层41可以为一体成型结构。
[0291]
在示例性实施方式中，第一晶体管t1的有源层、第三晶体管t3至第八晶体管t8的有源层是基于硅技术形成的半导体层，第二晶体管t2的有源层是基于氧化物技术形成的金属氧化物层。
[0292]
在示例性实施方式中，第六晶体管t6的有源层61和第七晶体管t7的有源层71的宽度比其他晶体管的有源层的宽度大，以使第六晶体管t6和第七晶体管t7的宽长比(w/l)较大。例如，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第一方向x的尺寸比第八晶体管t8的有源层81沿第一方向x的尺寸大。
[0293]
(12)形成第一金属层图案。
[0294]
在示例性实施方式中，形成第一金属层图案可以包括：在形成前述图案的衬底基板上沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行图案化形成第一绝缘层，在第一绝缘层上沉积第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化形成第一金属层图案。第一金属层包括：第一电容c1的第一极板c11、第二电容c2的第一极板c211、第一晶体管t1的控制极12、第三晶体管t3的控制极32、第四晶体管t4的控制极42、第五晶体管t5的控制极52、第六晶体管t6的控制极62、第七晶体管t7的控制极72、第八晶体管t8的控制极82、信号输出线out，如图11所示，图11为本公开显示基板形成第一金属层图案后的示意图。
[0295]
在示例性实施方式中，第一晶体管t1的控制极12沿第一方向x延伸，跨设在第一晶体管t1的有源层11上；第三晶体管t3的控制极32跨设在第三晶体管t3的有源层31上；第四晶体管t4的控制极42跨设在第四晶体管t4的有源层41上；第五晶体管t5的控制极52沿第二方向y延伸，跨设在第五晶体管t5的有源层51上；第六晶体管t6的控制极62跨设在第六晶体管t6的有源层61上；第七晶体管t7的控制极72沿第一方向x延伸，跨设在第七晶体管t7的有
源层71上；第八晶体管t8的控制极82跨设在第八晶体管t8的有源层81上。信号输出线out沿第一方向x延伸；第一电容c1的第一极板c11和第二电容c2的第一极板c21均沿第二方向y延伸。
[0296]
在示例性实施方式中，第六晶体管t6的控制极62包括第一子控制极621、第二子控制极622和第一连接电极91，第一子控制极621和第二子控制极622在第六晶体管t6的有源层61上间隔设置，第一子控制极621和第二子控制极622沿第一方向x延伸，第一连接电极91沿第二方向y延伸，第一子控制极621和第二子控制极622通过第一连接电极91连接。
[0297]
在示例性实施方式中，第一子控制极621、第二子控制极622、第一连接电极91、第一电容c1的第一极板c11、第五晶体管t5的控制极52为一体成型结构。
[0298]
在示例性实施方式中，第二电容c2的第一极板c21和第七晶体管t7的控制极72为一体成型结构。
[0299]
(13)形成第二金属层图案。
[0300]
在示例性实施方式中，形成第二金属层图案可以包括：在形成前述图案的衬底基板上沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行图案化形成第二绝缘层，在第二绝缘层上沉积第二金属薄膜，通过图案化工艺对第二金属薄膜进行图案化形成第二金属层图案。第二金属层包括：第一电容c1的第二极板c12、第二电容c2的第二极板c22、第二晶体管t2的控制极22，如图12所示，图12为本公开显示基板形成第二金属层图案后的示意图。
[0301]
在一种示例性实施例中，本次工艺还包括导体化处理。导体化处理是在形成第二金属层图案后，利用第一晶体管t1的控制极12、第三晶体管t3的控制极32、第四晶体管t4的控制极42、第五晶体管t5的控制极52、第六晶体管t6的控制极62、第七晶体管t7的控制极72、第八晶体管t8的控制极82遮挡区域的半导体层、(即半导体层与各个控制极重叠的区域)作为晶体管的沟道区，未被第一金属层遮挡区域的半导体层被处理成导体化层，形成导体化的源漏连接部。
[0302]
可选地，导体化处理还可以包括：利用第二晶体管t2的控制极12遮挡区域的金属氧化物层作为第二晶体管t2的沟道区，未被第二金属层遮挡区域的金属氧化物层被处理成导体化层，形成导体化的源漏连接部。
[0303]
在示例性实施方式中，第一电容c1的第二极板c12和第二电容c2的第二极板c22均沿第二方向y延伸。
[0304]
第一电容c1的第二极板c12在衬底基板上的正投影覆盖第一电容c1的第一极板c11在衬底基板上的正投影；第二电容c2的第二极板c22在衬底基板上的正投影覆盖第二电容c2的第一极板c21在衬底基板上的正投影。
[0305]
在示例性实施方式中，第二晶体管t2的控制极22包括第三子控制极221、第二连接电极92、第三连接电极93，第三子控制极221、第三连接电极93沿第一方向x延伸，第二连接电极92沿第二方向y延伸，第三子控制极221和第三连接电极93通过第二连接电极92连接。在示例性实施方式中，第三子控制极221跨设在第二晶体管t2的有源层21上。
[0306]
(14)形成第三绝缘层图案。
[0307]
在示例性实施方式中，形成第三绝缘层图案可以包括：在形成有前述图案的衬底基板上，沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成覆盖前述结
构的第三绝缘层图案，第三绝缘层开设有多个过孔图案，多个过孔图案包括：贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔v1至第八过孔v8，贯穿第二绝缘层和第三绝缘层的第九过孔v9至第十五过孔v15，以及贯穿第三绝缘的第十六过孔v16至第十七过孔v17，如图13所示，图13为本公开显示基板形成第三绝缘层图案后的示意图。
[0308]
在一种示例性实施例中，第一过孔v1暴露出第一晶体管的有源层11，第二过孔v2暴露出第二晶体管的有源层21，第三过孔v3暴露出第三晶体管的有源层31，第四过孔v4暴露出第四晶体管的有源层41，第五过孔v5暴露出第五晶体管的有源层51，第六过孔v6暴露出第六晶体管的有源层61，第七过孔暴露出第七晶体管的有源层71，第八过孔v8暴露出第八晶体管的有源层81，第九过孔v9暴露出第一晶体管t1的控制极12，第十过孔v10暴露出第三晶体管t3的控制极32，第十一过孔v11暴露出第四晶体管t4的控制极42，第十二过孔v12暴露出第六晶体管t6的控制极62，第十三过孔v13暴露出第七晶体管t7的控制极72，第十四过孔v14暴露出第八晶体管的控制极82，第十五过孔v15暴露出信号输出线out，第十六过孔v16暴露出第一电容的第二极板c12，第十七过孔v17暴露出第二电容的第二极板c22。
[0309]
(15)形成第三金属层图案。
[0310]
在示例性实施方式中，形成第三金属层图案可以包括：在形成前述图案的衬底基板上，沉积第三金属薄膜，通过图案化工艺对第三金属薄膜进行图案化，形成第三金属层图案。第三金属层包括：第一电源线vgh、第二电源线vgl、第一时钟信号线eck、第二时钟信号线ecb、第一晶体管t1的第一极13、第二晶体管t2的第一极23、第三晶体管t3的第一极33、第四晶体管t4的第一极43、第五晶体管t5的第一极53、第六晶体管t6的第一极63、第七晶体管t7的第一极73、第八晶体管t8的第一极83、第一晶体管t1的第二极14、第二晶体管t2的第二极24、第四晶体管t4的第二极44(也是第三晶体管t3的第二极34)、第五晶体管t5的第二极54、第六晶体管t6的第二极64、第七晶体管t7的第二极74、第八晶体管t8的第二极84，如图14，图14为本公开一种示例性实施例中显示基板的示意图；图15所示为图14中l-l位置的剖面结构示意图，图15中100为衬底基板，1000为有源层的层间绝缘层，1001为第一绝缘层，1002为第二绝缘层，1003为第三绝缘层。
[0311]
在一种示例性实施例中，第一晶体管t1的第二极14和第八晶体管t8的第一极83为一体成型结构。第二晶体管t2的第二极24和第三晶体管t3的第一极33为一体成型结构；第二晶体管t2的第一极23、第二电源线vgl、第六晶体管t6的第一极63为一体成型结构。第四晶体管t4的第一极43、第七晶体管t7的第一极73和第一电源线vgh为一体成型结构。第六晶体管t6的第二极64和第七晶体管t7的第二极74为一体成型结构。第三晶体管t3的第二极34和第四晶体管t4的第二极44为一体成型结构。
[0312]
在一种示例性实施例中，第一晶体管的第一极13和第二极14通过第一过孔v1与第一晶体管的有源层11电连接。第二晶体管的第一极23和第二极24通过第二过孔v2与第二晶体管的有源层21电连接。第三晶体管的第一极33通过第三过孔v3与第三晶体管的有源层31电连接。第四晶体管的第一极43和第二极44(也是第三晶体管的第二极34)通过第四过孔v4与第四晶体管的有源层41电连接。第五晶体管的第一极53和第二极54通过第五过孔v5与第五晶体管的有源层51电连接。第六晶体管的第一极63和第二极64通过第六过孔v6与第六晶体管的有源层61电连接。第七晶体管的第一极73和第二极74通过第七过孔v7与第七晶体管的有源层71电连接。第八晶体管的第一极83和第二极84通过第八过孔v8与第八晶体管的有
源层81电连接。第一时钟信号线eck通过第九过孔v9与第一晶体管的控制极12电连接。第二时钟信号线ecb通过第十过孔v10与第三晶体管的控制极32电连接。第一晶体管的第二极14通过第十一过孔v11与第四晶体管的控制极42电连接。第八晶体管的第二极84通过第十二过孔v12与第六晶体管的控制极62电连接。第四晶体管的第二极44通过第十三过孔v13与第七晶体管的控制极72电连接。第二电源线vgl通过第十四过孔v14与第八晶体管的控制极82电连接。第六晶体管t6的第二极64和第七晶体管的第二极74通过第十五过孔v15与信号输出线out电连接。第五晶体管的第二极54通过第十六过孔v16与第一电容的第二极板c12电连接。第一电源线vgh和第七晶体管的第一极73通过第十七过孔v17与第二电容的第二极板c22电连接。
[0313]
在示例性实施方式中，第三晶体管t3和第四晶体管t4可以共用一个第二极(44/34)，以节省布线空间。
[0314]
在示例性实施方式中，第一电源线vgh、第二电源线vgl、第一时钟信号线eck、第二时钟信号线ecb均沿第二方向y延伸。
[0315]
在示例性实施方式中，第二电源线vgl、第一时钟信号线eck、第二时钟信号线ecb均位于第一晶体管t1至第八晶体管t8的同一侧，第一电源线vgh位于第一晶体管t1至第八晶体管t8的另一侧。第一时钟信号线eck位于第二电源线vgl和第二时钟信号线ecb之间，且第二时钟信号线ecb位于第一时钟信号线eck远离第一电源线eck的一侧。
[0316]
在示例性实施方式中，第一电源线vgh在衬底基板上的正投影与第二电容c2的第二极板c22在衬底基板上的正投影存在重叠区域；第一电源线vgh在衬底基板上的正投影与第二电容c2的第一极板c21在衬底基板上的正投影不存在重叠区域。
[0317]
在一种示例性实施方式中，显示基板的另一种制备过程可以包括如下操作。
[0318]
(21)在衬底基板上形成第一有源层图案。
[0319]
在示例性实施方式中，在衬底基板上形成第一有源层图案可以包括：在衬底基板上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成第一有源层。其中，第一有源层包括：第一晶体管t1的有源层11、第三晶体管t3的有源层31、第四晶体管t4的有源层41、第五晶体管t5的有源层51、第六晶体管t6的有源层61、第七晶体管t7的有源层71、第八晶体管t8的有源层81，如图16所示，图16为形成第一有源层图案后的示意图。
[0320]
在一种示例实施例中，第六晶体管t6的有源层61、第七晶体管t7的有源层71和第八晶体管t8的有源层81沿第二方向y延伸，第五晶体管t5的有源层51沿第一方向x延伸。
[0321]
在一种示例实施例中，第一晶体管t1的有源层11为倒u型结构。
[0322]
在一种示例性实施例中，第一晶体管t1的有源层11、第三晶体管t3的有源层31、第四晶体管t4的有源层41、第五晶体管t5的有源层51、第八晶体管t8的有源层81位于第六晶体管t6的有源层61和第七晶体管t7的有源层71的同一侧，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第二方向排布。
[0323]
在示例性实施方式中，第三晶体管t3的有源层31与第四晶体管t4的有源层41可以为一体成型结构。
[0324]
在示例性实施方式中，第一晶体管t1的有源层、第三晶体管t3至第八晶体管t8的有源层是基于硅技术形成的半导体层。
[0325]
在示例性实施方式中，第六晶体管t6的有源层61和第七晶体管t7的有源层71的宽
度比其他晶体管的有源层的宽度大，以使第六晶体管t6和第七晶体管t7的宽长比(w/l)较大。例如，第六晶体管t6的有源层61和第七晶体管t7的有源层71沿第一方向x的尺寸比第八晶体管t8的有源层81沿第一方向x的尺寸大。
[0326]
(22)形成第一金属层图案。
[0327]
在示例性实施方式中，形成第一金属层图案可以包括：在形成前述图案的衬底基板上沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行图案化形成第一绝缘层，在第一绝缘薄膜上沉积第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化形成第一金属层图案。第一金属层包括：第一电容c1的第一极板c11、第二电容c2的第一极板c211、第一晶体管t1的控制极12、第三晶体管t3的控制极32、第四晶体管t4的控制极42、第五晶体管t5的控制极52、第六晶体管t6的控制极62、第七晶体管t7的控制极72、第八晶体管t8的控制极82、信号输出线out，如图17所示，图17为本公开显示基板形成第一金属层图案后的示意图。
[0328]
在示例性实施方式中，第一晶体管t1的控制极12沿第一方向x延伸，跨设在第一晶体管t1的有源层11上；第三晶体管t3的控制极32跨设在第三晶体管t3的有源层31上；第四晶体管t4的控制极42跨设在第四晶体管t4的有源层41上；第五晶体管t5的控制极52沿第二方向y延伸，跨设在第五晶体管t5的有源层51上；第六晶体管t6的控制极62跨设在第六晶体管t6的有源层61上；第七晶体管t7的控制极72沿第一方向x延伸，跨设在第七晶体管t7的有源层71上；第八晶体管t8的控制极82跨设在第八晶体管t8的有源层81上。信号输出线out沿第一方向x延伸；第一电容c1的第一极板c11和第二电容c2的第一极板c21均沿第二方向y延伸。
[0329]
在示例性实施方式中，第六晶体管t6的控制极62包括第一子控制极621、第二子控制极622和第一连接电极91，第一子控制极621和第二子控制极622在第六晶体管t6的有源层61上间隔设置，第一子控制极621和第二子控制极622沿第一方向x延伸，第一连接电极91沿第二方向y延伸，第一子控制极621和第二子控制极622通过第一连接电极91连接。
[0330]
在示例性实施方式中，第一子控制极621、第二子控制极622、第一连接电极91、第一电容c1的第一极板c11、第五晶体管t5的控制极52为一体成型结构。
[0331]
在示例性实施方式中，第二电容c2的第一极板c21和第七晶体管t7的控制极72为一体成型结构。
[0332]
(23)形成第二有源层图案。
[0333]
在示例性实施方式中，形成第二有源层图案可以包括：在形成前述图案的衬底基板上沉积金属氧化物薄膜，通过图案化工艺对金属氧化物薄膜进行图案化，形成第二有源层。其中，第二有源层包括：第二晶体管t2的有源层21，如图18所示，图18为形成第二有源层图案后的示意图。
[0334]
在一种示例实施例中，第二晶体管t2的有源层21沿第二方向y延伸。
[0335]
在示例性实施方式中，第二晶体管t2的有源层是基于氧化物技术形成的金属氧化物层。
[0336]
(24)形成第二金属层图案。
[0337]
在示例性实施方式中，形成第二金属层图案可以包括：在形成前述图案的衬底基板上沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行图案化形成第二绝缘层，在
第二绝缘层上沉积第二金属薄膜，通过图案化工艺对第二金属薄膜进行图案化形成第二金属层图案。第二金属层包括：第一电容c1的第二极板c12、第二电容c2的第二极板c22、第二晶体管t2的控制极22，如图19所示，图19为本公开显示基板形成第二金属层图案后的示意图；图20所示为图19中m-m位置的剖面结构示意图，图20中100为衬底基板，1001为第一绝缘层，1002为第二绝缘层，1003为第三绝缘层。
[0338]
在一种示例性实施例中，还可以包括导体化处理。导体化处理可以在形成第一金属层图案后或者在形成第二金属层图案后，利用第一晶体管t1的控制极12、第三晶体管t3的控制极32、第四晶体管t4的控制极42、第五晶体管t5的控制极52、第六晶体管t6的控制极62、第七晶体管t7的控制极72、第八晶体管t8的控制极82遮挡区域的半导体层(即半导体层与各个控制极重叠的区域)作为晶体管的沟道区，未被第一金属层遮挡区域的半导体层被处理成导体化层，形成导体化的源漏连接部。
[0339]
在示例性实施方式中，第一电容c1的第二极板c12和第二电容c2的第二极板c22均沿第二方向y延伸。
[0340]
第一电容c1的第二极板c12在衬底基板上的正投影覆盖第一电容c1的第一极板c11在衬底基板上的正投影；第二电容c2的第二极板c22在衬底基板上的正投影覆盖第二电容c2的第一极板c21在衬底基板上的正投影。
[0341]
在示例性实施方式中，第二晶体管t2的控制极22包括第三子控制极221、第二连接电极92、第三连接电极93，第三子控制极221、第三连接电极93沿第一方向x延伸，第二连接电极92沿第二方向y延伸，第三子控制极221和第三连接电极93通过第二连接电极92连接。在示例性实施方式中，第三子控制极221跨设在第二晶体管t2的有源层21上。
[0342]
(25)形成第三绝缘层图案。制备方式与上述(14)相同，这里不再赘述。
[0343]
(26)形成第三金属层图案。制备方式与上述(15)相同，这里不再赘述。
[0344]
需要说明的是，上述显示基板中第一有源层、第二有源层、第一金属层、第二金属层和第三金属层的堆叠顺序不是唯一的，各个膜层的堆叠顺序可以采用其他实现方式，只要能够得到具有相应功能的显示基板即可。上述各个膜层的位置关系和各个膜层的堆叠关系只是一种示例，各个膜层的位置关系和各个膜层的堆叠关系可以采用其它满足电路设计需求的实现方式。
[0345]
例如，显示基板中各个膜层的堆叠顺序可以为依次叠设在衬底基板上的第一有源层、第二有源层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；显示基板中各个膜层的堆叠顺序还可以为依次叠设在衬底基板上的第一有源层、第一绝缘层、第一金属层、第二有源层、第二绝缘层、第二金属层、第三绝缘层和第三金属层。
[0346]
本公开实施例还提供了一种显示装置，该显示装置可以包括：显示基板。
[0347]
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
[0348]
在一种示例性实施例中，显示装置可以为液晶显示装置(liquid crystal display，简称lcd)或有机发光二极管(organic light emitting diode，简称oled)显示装置。该显示装置可以为：液晶面板、电子纸、oled面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称amoled)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0349]
本公开实施例还提供了一种显示基板的驱动方法，设置为驱动显示基板；本公开实施例提供的显示基板的驱动方法包括：
[0350]
在第一时钟信号端的控制下，第一节点控制子电路向第一节点提供信号输入端的信号；
[0351]
在信号输入端、第二时钟信号端和第一节点的控制下，第二节点控制子电路向第二节点提供第二电源端或者第一电源端的信号；
[0352]
在第二电源端和第二时钟信号端的控制下，第三节点控制子电路向第三节点提供第一节点的信号，并维持第三节点的电位；
[0353]
在第二节点和第三节点的控制下，信号输出子电路向信号输出端提供第一电源端或第二电源端的信号。
[0354]
在示例性实施方式中，信号输入端为有效电平信号的持续时间可以是第一时钟信号端的时钟信号的周期的一倍或多倍。
[0355]
在示例性实施方式中，第三节点控制子电路还可以在第二节点n2、第一电源端vgh、第二电源端vgl和第二时钟信号端ecb的控制下，向第三节点提供第一节点的信号。
[0356]
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
[0357]
本公开提供的显示基板及其驱动方法、显示装置，显示基板中的移位寄存器电子器件的数量少，节省版图空间，减少发光驱动电路的占用面积，易于开发窄边框显示产品；移位寄存器中的电容不会随着周期性的时钟信号经历频繁的充电和放电过程，时钟信号也不必给电容充电，可以有效降低移位寄存器的功耗，还可以降低第一时钟信号端和第二时钟信号端的延时、提高移位寄存器的反应速度。
[0358]
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本技术的专利保护范围，仍须以所附的权利要求书所界定的范围为准。