扫描驱动电路、阵列基板和显示终端的制作方法

1.本技术涉及显示技术领域，尤其涉及应用于显示面板中的扫描驱动电路、阵列基板和显示终端。


背景技术：

2.目前，液晶显示面板多采用阵列基板栅极驱动(g driver on array，goa)技术，goa技术是利用薄膜晶体管(thin film transistor，tft)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动技术，具有降低生产成本和实现面板窄边框涉及的优点。
3.目前，通常使用一种虚拟goa单元(dummy goa)级联于末尾goa单元之后，用于下拉末尾goa单元中的高电平信号。然而，该方法中所使用的虚拟goa单元占据空间较大，使液晶面板中的阵列走线(wire on array，woa)被压缩，并且会限制液晶显示面板窄边框的设计。


技术实现要素：

4.鉴于上述现有技术的不足，本技术提出一种空间占据小的扫描驱动电路、阵列基板和显示终端。
5.本技术提供一种扫描驱动电路包括依次排列并级联的n个扫描驱动单元与两个虚拟扫描驱动单元，每一个扫描驱动单元用于输出两个间隔预设时间的扫描驱动信号，两个虚拟扫描驱动单元分别连接第n-1个扫描驱动单元与第n个扫描驱动单元，并分别输出一个第一级传信号至第n-1个扫描驱动单元与第n个扫描驱动单元。
6.可选地，虚拟扫描驱动单元包括一个gdl电路，gdl电路包括上拉控制模块、上拉模块、第一下拉控制模块、第二下拉控制模块、下拉模块、第一节点和第二节点。其中，上拉控制模块、上拉模块和第一下拉控制模块电性连接于第一节点，上拉控制模块用于上拉第一节点的电位至第一电位，当第一节点为第一电位时，上拉模块输出第一电位的第一级传信号。第一级传信号用于控制第n个扫描驱动单元输出具有第二电位的第二级传信号、第三级传信号和停止输出扫描驱动信号，以及控制第n-1个扫描驱动单元在输出具有第二电位的第二级传信号、第三级传信号和停止输出扫描驱动信号。第一下拉控制模块用于下拉第一节点电位的电位至第二电位。第二下拉控制模块和下拉模块电性连接于第二节点。第二下拉控制模块用于上拉第二节点至第一电位，当第二节点的电位为第一电位时，下拉模块输出具有第二电位的第一级传信号。
7.可选地，任意一个第i扫描驱动单元级联于第i-2扫描驱动单元，i大于等于3且小于等于n。第n个扫描驱动单元与第n-1个扫描驱动单元分别包括相互连接的第一gdl电路与第二gdl电路。第一gdl电路用于接收第一级传信号，并依据第一级传信号输出第二级传信号和扫描驱动信号。
8.第二gdl电路用于接收第一级传信号，并依据第一级传信号输出第三级传信号和扫描驱动信号。
9.可选地，第一gdl电路包括第一上拉控制模块、第一上拉模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第一节点和第二节点。
10.第一上拉控制模块、第一上拉模块和第一下拉控制模块电性连接于第一节点。第一上拉控制模块用于上拉第一节点至第一电位，当第一节点为第一电位时，第一上拉模块输出具有第一电位的第二级传信号，第二级传信号用于控制第n-2扫描驱动单元输出第二电位的第四级传信号和停止输出扫描驱动信号。第一下拉控制模块用于下拉第一节点至第二电位。第二下拉控制模块和下拉模块电性连接于第二节点，第二下拉模块用于上拉第二节点至第一电位，当第二节点的电位为第一电位时，第一下拉模块输出具有第二电位的第二级传信号。
11.可选地，第二gdl电路包括第二上拉控制模块、第二上拉模块、第三下拉控制模块、第四下拉控制模块、第二下拉模块、第三节点和第四节点。
12.第二上拉控制模块、第二上拉模块和第三下拉控制模块电性连接于第三节点。第二上拉控制模块用于上拉第三节点至第一电位，当第三节点为第一电位时，第二上拉模块输出具有第一电位的第三级传信号，第三级传信号用于控制第n-3扫描驱动单元输出第二电位的第五级传信号和停止输出扫描驱动信号。第二下拉控制模块用于下拉第三节点的电位至第二电位。第三下拉控制模块和第二下拉模块电性连接于第四节点，第三下拉控制模块用于上拉第四节点至第一电位，当第四节点的电位为第一电位时，第二下拉模块输出具有第二电位的第三级传信号。
13.可选地，第n个扫描驱动单元与第n-1个扫描驱动单元还包括第一下拉维持模块和第二下拉维持模块，第一下拉维持模块电性连接于第一节点、第二节点和第三节点。当第一节点为第一电位时，将第二节点下拉至第一低压电位，当第三节点为第一电位时，控制第二节点停止接收电源电压。第二下拉维持模块电性连接于第一节点、第三节点和第四节点。当第一节点为第一电位时，控制第四节点停止接收电源电压，当第三节点为第一电位时，下拉第四节点至第一低压电位。
14.可选地，第f个扫描驱动单元包括第一gdl电路与第二gdl电路，其中，1≤f≤n-2。第一gdl电路用于接收第f-4级传信号，并输出第f级级传信号和第f级扫描驱动信号，其中，5≤f≤2n-4。第二gdl电路用于接收第用于接收第f-3级传信号，并输出第f+1级传信号和第f+1级扫描驱动信号。
15.可选地，第一gdl电路包括第一上拉控制模块、第一上拉模块、第一下拉控制模块、第二下拉控制模块、下拉模块、第一节点和第二节点。第一上拉控制模块、第一上拉模块和第一下拉控制模块电性连接于第一节点。第一上拉控制模块用于上拉第一节点至第一电位，当第一节点为第一电位时，第一上拉模块输出具有第一电位的第f级传信号。第f级传信号用于控制第f-2级扫描驱动单元输出第二电位的第f-4级传信号和停止输出扫描驱动信号。第一下拉控制模块用于下拉第一节点电位至第二电位。第二下拉控制模块和下拉模块电性连接于第二节点，第二下拉模块用于上拉第二节点至第一电位，当第二节点的电位为第一电位时，第一下拉模块输出具有第二电位的第f级传信号。
16.可选地，第二gdl电路包括第二上拉控制模块、第二上拉模块、第三下拉控制模块、第四下拉控制模块、第二下拉模块、第三节点和第四节点。
17.第二上拉控制模块、第二上拉模块和第三下拉控制模块电性连接于第三节点。第
二上拉控制模块用于上拉第三节点至第一电位，当第三节点为第一电位时，第二上拉模块输出第一电位的第f+1级传信号，第f+1级传信号用于控制级联的第f-2扫描驱动单元在输出第二电位的第f-3级传信号和停止输出扫描驱动信号。第二下拉控制模块用于下拉第三节点至第二电位。第三下拉控制模块和第二下拉模块电性连接于第四节点，第三下拉控制模块用于上拉第四节点至第一电位，当第四节点的电位为第一电位时，第二下拉模块输出具有第二电位的第f+1级传信号。
18.可选地，本技术还提供一种包括前述扫描驱动电路的阵列基板。
19.相较于现有技术，本技术提供的扫描驱动电路通过一个虚拟扫描驱动单元输出的级传信号控制级联的扫描驱动单元两个级传信号和两个扫描驱动信号的输出，有效的降低了扫描驱动电路的空间占据，为阵列基板提供更多的走线空间。
附图说明
20.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领普通技术人员来讲，在不付出创造性劳动的前
21.提下，还可以根据这些附图获得其他的附图。
22.图1为本技术一实施例中显示终端侧面结构示意图；
23.图2为图1所示显示面板中阵列基板的平面结构示意图；
24.图3为本技术第一实施例的扫描驱动电路的结构示意图；
25.图4为图3中虚拟goa单元中gdl电路结构示意图；
26.图5为图3中goa单元的内部电路结构示意图；
27.图6为图3所示扫描驱动电路一帧图像显示过程时序图；
28.图7为图3中goa单元内部电路结构示意图；
29.图8为本技术第一对比实施例中扫描驱动电路的结构示意图；
30.图9为图8中虚拟goa单元的内部电路图；
31.图10为第一对比实施例的阵列基板部分空间布局示意图；
32.图11为第一实施例中的阵列基板的部分空间布局示意图。
具体实施方式
33.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的较佳实施方式。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本技术的公开内容理解的更加透彻全面。
34.以下各实施例的说明是参考附加的图示，用以例示本技术可用以实施的特定实施例。本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。本技术中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本技术，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方
位构造和操作，因此不能理解为对本技术的限制。
35.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸地连接，或者一体地连接；可以是机械连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。需要说明的是，本技术的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。
36.此外，本技术中使用的术语“包括”、“可以包括”、“包含”、或“可以包含”表示公开的相应功能、操作、元件等的存在，并不限制其他的一个或多个更多功能、操作、元件等。此外，术语“包括”或“包含”表示存在说明书中公开的相应特征、数目、步骤、操作、元素、部件或其组合，而并不排除存在或添加一个或多个其他特征、数目、步骤、操作、元素、部件或其组合，意图在于覆盖不排他的包含。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
37.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本技术。
38.请参阅图1，图1为本技术一实施例中显示终端10侧面结构示意图。如图1所示，显示终端10包括显示面板11与其他元部件(图未示)，所述其他元部件包括电源模块、信号处理器模块、信号感测模块等。
39.其中，显示面板11包括用于图像显示区11a与非显示区11b。显示区11a用于执行图像显示，非显示区11b环绕设置于显示区11a周围以设置其他辅助部件或者模组。具体地，显示面板11包括有阵列基板11c与对向基板11d，以及夹设于阵列基板11c与对向基板11d的显示介质层11e。本实施例中，显示介质层中的显示介质为液晶(liquid crystal)即本实施例中显示面板11为液晶显示面板。
40.请参阅图2，其为图1所示显示面板11中阵列基板11c的平面结构示意图。如图2所示，阵列基板11c中对应图像显示区11a包括多个呈矩阵排列的m*n像素单元(pixel)p、m条数据线(data line)120、n条扫描驱动线(scan line)130，m、n为大于1的自然数。
41.对应显示面板11的非显示区11b，显示终端10进一步包括的时序控制电路101、数据驱动电路(data driver)102和用于驱动像素单元进行图像显示的扫描驱动电路(scan driver)103设置于阵列基板11c。
42.其中，数据驱动电路102与多条数据线102d电性连接，用于将待显示用的图像数据通过该多条数据线102d以数据电压的形式传输至该多个像素单元p。
43.扫描驱动电路103用于与该多条扫描驱动线103s电性连接，用于通过该多条扫描驱动线103s输出扫描信号gn用于控制像素单元p何时接收图像数据。其中，扫描驱动电路103按照位置排列顺序自多条扫描驱动线103s按照扫描周期依次自扫描驱动线g1、g2、
…
g3、
…
，gn输出扫描信号g1、g2、
…
g3、
…
，gn。
44.时序控制电路101分别与数据驱动电路102、扫描驱动电路103电性连接，用于控制数据驱动电路102、扫描驱动电路103的工作时序，也即是输出对应的时序控制信号至扫描驱动电路103和数据驱动电路102，以控制何时输出对应的扫描信号gn。
45.本实施例中，扫描驱动电路103为通过阵列基板栅极驱动(goa)技术与制程的形式设置于阵列基板11c对应的区域。
46.可以理解，显示终端10还包括有其他辅助电路用于共同完成图像的显示，例如图像接收处理电路(graphics processing unit，gpu)、电源电路等，本实施例中不再对其进行赘述。
47.请参阅图3，图3为本技术第一实施例的扫描驱动电路103的结构示意图，为便于说明，后文中的扫描驱动单元用goa单元表示，虚拟扫描驱动单元用虚拟goa单元表示。如图3所示，扫描驱动电路103包括多个级联的goa单元140、两个虚拟goa单元150、八个时钟信号ckn(n＝1、2、
…
8)、启动信号stv、复位信号r、第一低压电位vss1和第二低压电位vss2。
48.其中，多个级联的goa单元140输出对应的多个扫描驱动信号，本实施例中，对应2160条扫描线，多个扫描驱动信号可以表示为g1～g2160，扫描驱动信号g1～g2160用于驱动显示阵列基板中相对应行像素的扫描线。在本技术其他实施例中，扫描线的数量可以依据实际分辨率进行设定，并不以此为限。
49.具体地，每一个goa单元140包含两级较少栅级驱动(gate driver less，gdl)电路，每级gdl电路对应输出一个扫描驱动信号，故一个goa单元输出两个扫描驱动信号。例如，goa1输出扫描驱动信号g1和扫描驱动信号g2，goa2输出扫描驱动信号g3和扫描驱动信号g4。在本实施例中，包括1080个goa和两个虚拟goa，其中，goa1079输出扫描驱动信号g2157和扫描驱动信号g2158，goa1080输出扫描驱动信号g2159和扫描驱动信号g2160。
50.虚拟goa单元150包括虚拟goa1和虚拟goa2，每一个虚拟goa单元均包括一个gdl电路，虚拟goa1中的gdl电路输出扫描驱动信号g2162，虚拟goa2中的gdl电路输出扫描驱动信号g2164。
51.级联的goa单元140具体为，任意一个goa与间隔1个goa的goa级联，例如goa4与goa2级联，goa3与goa1级联。
52.与虚拟goa单元150的级联goa单元140具体为，虚拟goa单元150中虚拟goa1与goa1079级联，虚拟goa2与goa1080级联。其中每一个goa单元输出的级传信号能够下拉与其级联的goa单元的节点电压，例如goa单元4输出的级传信号能下拉goa单元2的节点电压。
53.八个时钟信号ckn(n＝1、2、
…
8)用于为goa单元140输出驱动信号提供扫描驱动时序。本实施例中，时序控制电路101输出时钟信号ckn(n＝1、2、
…
8)为goa单元140和虚拟goa单元150提供时钟信号。
54.时序控制电路101输出的启动信号stv为goa单元1使能启动输入信号，其他goa单元140则依据其级联的方式接收使能启动信号。
55.请参阅图4，其为图3中虚拟goa单元150中gdl电路结构示意图，如图4所示，为便于说明，设有n个级联的goa单元140与和两个虚拟goa单元150，以虚拟goa2为例，虚拟goa2与goa1080级联，goa1080输出第2n级传信号为c(2n)和第2n-1级传信号c(2n-1)，虚拟goa2中gdl电路包括上拉控制模块151、上拉模块152、第一下拉控制模块153a、第二下拉控制模块153b、下拉模块154和下拉维持模块155。
56.上拉控制模块151接入第2n级传信号c(2n)和第一节点q1，利用第2n级级传信号c(2n)上拉第一节点q1的电位至第一电位，其中，第一电位为高电位，第二电位为低电位。
57.上拉模块152接入第m条时钟信号ckm(1≤m≤8)和第一节点q1，用于在第m条时钟
信号ckm的控制下，通过第一节点q1的第一电位输出第一级传信号c(dm)。
58.第一下拉控制模块153a接入启动信号stv、第一节点q1、第二节点q2、复位信号r1以及第一低压电位vss1，利用启动信号stv下拉第一节点q1的电位。利用复位信号r1同时下拉第一节点q1和第二q2的电位。
59.第二下拉控制模块153b接入电源电压vdd、第一节点q1、第二节点q2。利用第一节点q1的低电平和电源电压vdd上拉第二节点q2的电位。
60.下拉模块154接入第2n级传信号c(2n)、启动信号stv、第二节点q2、第一低压电位vss1和第二低压电位vss2，利用第二节点q2的第一电位输出第二电位的第二级传信号。
61.下拉维持模块155接入第2n级级传信号c(2n)、第一节点q1、第二节点q2和第一低压电位vss1。利用第2n级级传信号c(2n)维持第一节点q1和第二节点q2电平。用于当第一节点q1为第一电位时，将第二节点q2的电位拉低至第一低压电位vss1；
62.上拉控制模块151、上拉模块152和第一下拉控制模块153a电性连接于第一节点q1，上拉控制模块151用于上拉第一节点q1的电位至第一电位，当第一节点q1为第一电位时，上拉模块152输出第一电位的第一级传信号c(dm)，第一级传信号c(dm)用于控制第n个goa单元输出具有第二电位的第2n级传信号、第2n-1级传信号和停止输出扫描驱动信号，其中第2n级传信号为第二级传信号，第2n-1级传信号为第三级传信号。虚拟goa1与goa1079级联，goa1079输出第2n-2级传信号为c(2n-2)和第2n-3级传信号c(2n-3)，其级传过程与虚拟goa2相同，故不再赘述。
63.具体地，上拉控制模块151包括第十一晶体管t11a。第十一晶体管t11a的栅极和源极接入第2n级级传信c(2n)，漏极电性连接于第一节点q1。
64.上拉模块152包括第二十一晶体管t21a和第二十二晶体管t22a。其中，第二十一晶体管t21a源极接入第m条时钟信号ckm(1≤m≤8)，栅极电性连接于第一节点q1。第二十二晶体管t22a源极接入第m条时钟信号ckm(1≤m≤8)，栅极电性连接于第一节点q1，漏极输出第一级传信号c(dm)。
65.第一下拉控制模块153a包括第三十一晶体管t31a，第三十二晶体管t32a，第三十三晶体管t33a和第三十四晶体管t34a。其中，第三十一晶体管t31a的栅极接入复位信号r，源极电性连接于第一节点q1，漏极电性连接于第一低压端(未标示)以接收第一低压电位vss1。第三十二晶体管t32a的栅极电性连接于第二节点q2，源极电性连接于第一节点q1，漏极电性连接于第一低压端以接收第一低压电位vss1。第三十三晶体管t33a的栅极接入启动信号stv，源极电性连接于第一节点q1，漏极电性连接于第一低压端以接收第一低压电位vss1。第三十四晶体管t34a的栅极电性连接于第二节点q2，源极电性连接于第一节点q1，漏极电性连接于第一低压端以接收第一低压电位vss1。
66.第二下拉控制模块153b包括第三十五晶体管t35a、第三十六晶体管t3a6和第三十七晶体管t37a。第三十五晶体管t35a的源极和栅极电性连接于电源电压vdd，漏极与第三十六晶体管t36a的栅极、第三十七晶体管t37a的源极电性连接。第三十六晶体管t36a的源极电性连接于电源电压vdd，漏极电性连接于第二节点qb(j)。第三十七晶体管t37a的栅极电性连接于第一节点q1，漏极电性连接于第一低压端以接收第一低压电位vss1。
67.下拉模块154包括第四十一晶体管t41a，第四十二晶体管t42a，第四十三晶体管t43a，第四十四晶体管t44a。其中，第四十一晶体管t41a栅极电性连接于第二节点q2，源极
接入第一级传信号c(dm)，漏极电性连接于第一低压端以接收第一低压电位vss1。第四十二晶体管t42a栅极电性连接于第二节点q2，源极电性连接于第二十二晶体管t22a的漏极，漏极电性连接于第二低压端(未标示)以接收第二低压电位vss2。第四十三晶体管t43a栅极电性连接于第二节点q2，源极电性连接于第二十二晶体管t22a的漏极，漏极电性连接于第二低压端以接收第二低压电位vss2。第四十四晶体管t44a栅极电性连接于第二节点q2，源极接入第一级传信号c(dm)，漏极电性连接于第二低压端以接收第二低压电位vss2。
68.第一下拉维持模块155包括第五十一晶体管t51a、第五十二晶体管t52a和第五十三晶体管t53a。其中，第五十一晶体管t51a的栅极接入第一节点q1，源极电性连接于第二节点q2，漏极电性连接于第一低压端以接收第一低压电位vss1。第五十二晶体管t52a的栅极接入第2n级级传信号c(2n)，漏极电性连接于第一低压端以接收第一低压电位vss1，源极电性连接于第二节点q2。第五十三晶体管t53栅极电性连接于第一节点q1，源极电性连接于第三十五晶体管t35的漏极，漏极电性连接于第一低压端以接收第一低压电位vss1。
69.请参阅图5，其为图3中goa单元140的内部电路结构示意图。如图5所示，以第j级goa单元为例，j＝1079或1080。第j级goa单元包括两级gdl电路，分别为gdl 1和gdl2，第一gdl电路gdl1输出第j级扫描驱动信号为g(j)，输出的j级级传信号为c(j),gdl2输出第j+1级扫描驱动信号为g(j+1)，输出的j+1级级传信号为c(j+1)。其中，第一gdl电路gdl1包括第一上拉控制模块141、第一上拉模块142、第一下拉控制模块143a、第二下拉控制模块143b、第一下拉模块144、第一下拉维持模块145a。
70.第二gdl电路gdl2包括第二上拉控制模块146、第二上拉模块147、第三下拉控制模块148a、第四下拉控制模块148b、第二下拉模块149和第二下拉维持模块145b。
71.在第一gdl电路gdl1中，第一上拉控制模块141接入第j-4级级传信号c(j-4)和第一节点q(j)。利用第j-4级级传信号c(j-4)上拉第一节点q(j)的电位至第一电位。
72.第一上拉模块142接入第m条时钟信号ckm(1≤m≤8)和第一节点q(j)，用于在第m条时钟信号ckm的控制下，通过第一节点q(j)的高电平输出第j条级传信号c(j)和第j条扫描驱动信号g(j)。
73.第一下拉控制模块143a接入第j+5级级传信号c(j+5)、第一节点q(j)、第二节点qb(j)、第一复位信号r1以及第一低压电位vss1。利用第j+5级级传信号c(j+5)下拉第一节点q(j)的电位。利用第一复位信号r1下拉第一节点q(j)和第二节点qb(j)的电位。
74.第二下拉控制模块143b电性连接于电源电压vdd、第一节点q(j)、第二节点qb(j)。利用第一节点q(j)的低电平和电源电压vdd上拉第二节点qb(j)的电位至第一电位。
75.第一下拉模块144接入第j级级传信号c(j)的输出端(未标识)、第j条扫描驱动信号g(j)的输出端(未标识)、第二节点qb(j)、第一低压电位vss1和第二低压电位vss2。当第二节点qb(j)为第一电位时，第j级级传信号c(j)接入第一低压端(未标识)接收第一低压电位vss1，输出具有第二电位的第j级级传信号c(j)并停止输出第j条扫描驱动信号g(j)。其中第一低压电位vss1等同于第二电位。
76.第一下拉维持模块145a接入第j-4级级传信号c(j-4)、第一节点q(j)、第二节点qb(j)、第三节点q(j+1)和第一低压电位vss1。利用第j-4级级传信号c(j-4)维持第一节点q(j)和第二节点qb(j)电平。具体地，当第一节点q(j)为第一电位时，下拉第二节点qb(j)的电位至第一低压电位vss1，且在第一节点q(j)为第一电位的时段内，维持第二节点qb(j)的
第二电位状态。当所述第三节点q(j+1)为第一电位时，控制所述第二节点qb(j)停止接收电源电压vdd，且在第三节点q(j+1)为第一电位时的时段内，维持第二节点的第一电位状态。
77.在第二gdl电路gdl2中，第二上拉控制模块146接入第j-3级级传信号c(j-3)并电性连接于第三节点q(j+1)。利用第j-3级级传信号c(j-3)上拉第三节点q(j+1)的节点电压至第一电位。
78.第二上拉模块147接入第m+1条时钟信号ck(m+1),(1≤m+1≤8)和第三节点q(j+1)。用于在第m+1条时钟信号ck(m+1)的控制下，通过第三节点q(j+1)的高电平输出第j+1条级传信号c(j+1)和第j+1条扫描驱动信号g(j+1)。
79.第三下拉控制模块148a接入第j+5级级传信号c(j+5)、第三节点q(j+1)、第四节点qb(j+1)、第五节点qb(j+2)、第二复位信号r2和第一低压电位vss1。利用第j+5级级传信号c(j+5)下拉第三节点q(j+1)的电位至第二电位。利用第二复位信号r2下拉第三节点q(j+1)、第四节点qb(j+1)的电位，第五节点qb(j+2)用于连接级联的goa单元中的节点。
80.第四下拉控制模块148b电性连接于电源电压vdd、第三节点q(j+1)和第四节点qb(j+1)。利用第三节点q(j+1)的低电平和电源电压vdd上拉第四节点qb(j+1)的电位至第一电位。利用第一复位信号r2下拉第三节点q(j)和第四节点qb(j)的电压。
81.第二下拉模块149接入第j+1级级传信号c(j+1)、第j+1条扫描驱动信号g(j+1)、第四节点qb(j+1)、第一低压电位vss1和第二低压电位vss2。利用第四节点qb(j+1)的高电平将第j+1级级传信号c(j+1)导通至第一低压电位vss1，将第j+1条扫描驱动信号g(j+1)导通至第二低压电位vss2。
82.第二下拉维持模块145b接入第j-4级级传信号c(j-4)、第一节点q(j)第三节点q(j+1)、第四节点qb(j+1)和第一低压电位vss1。利用第j-4级级传信号c(j-4)维持第三节点q(j+1)和第四节点qb(j+1)的电平。具体地，当接入j-4级级传信号时，第三节点q(j+1)和第四节点qb(j+1)接入第一低压端并接收第一低压电位vss1，并在此时段第三节点q(j+1)和第四节点qb(j+1)维持第二电位状态。当第一节点q(j)为第一电位时，下拉第四节点qb(j+1)的电位至第一低压电位vss1，并在第一节点为第一电位的时段内，维持第四节点qb(j+1)的第二电位状态。
83.具体地，第一上拉控制模块141包括第十一晶体管t11。第十一晶体管t11的栅极和源极接入第j-4级级传信号c(j-4)的输入端(未标识)，漏极电性连接于第一节点q(j)。
84.第一上拉模块142包括第二十一晶体管t21和第二十二晶体管t22。其中，第二十一晶体管t21的源极接入第m条时钟信号ckm(1≤m≤8)，栅极电性连接于第一节点q(j)，漏极接入第j级级传信号c(j)输出端(未标识)。第二十二晶体管t22源极接入第m条时钟信号ckm(1≤m≤8)，栅极电性连接于第一节点q(j)，漏极接入第j条扫描驱动信号g(j)。
85.第一下拉控制模块143a包括第三十一晶体管t31，第三十二晶体管t32，第三十三晶体管t33和第三十四晶体管t34。其中，第三十一晶体管t31的栅极接入第一复位信号r1，源极电性连接于第一节点q(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。第三十二晶体管t32的栅极电性连接于第二节点qb(j)，源极电性连接于第一节点q(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。第三十三晶体管t33的栅极接入第j+5级级传信号c(j+5)，源极电性连接于第一节点q(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。第三十四晶体管t34的栅极电性连接于第四节点qb(j+1)，源极电性连接于
第一节点q(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。
86.第二下拉控制模块143b包括第三十五晶体管t35、第三十六晶体管t36和第三十七晶体管t37。第三十五晶体管t35源极和栅极电性连接于电源电压vdd，漏极与第三十六晶体管t36的栅极、第三十七晶体管t37的源极电性连接。第三十六晶体管t36的源极电性连接于电源电压vdd，漏极电性连接于第二节点qb(j)。第三十七晶体管t37的栅极电性连接于第一节点q(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。
87.第一下拉模块144包括第四十一晶体管t41，第四十二晶体管t42，第四十三晶体管t43，第四十四晶体管t44。其中，第四十一晶体管t41的栅极电性连接于第二节点qb(j)，源极接入第j级级传信号c(j)，漏极电性连接于第一低压端以接收第一低压电位vss1。第四十二晶体管t42的栅极电性连接于第二节点qb(j)，源极接入第j条扫描驱动信号g(j)，漏极电性连接于第二低压端以接收第二低压电位vss2。第四十三晶体管t43的栅极电性连接于第四节点qb(j+1)，源极接入第j条扫描驱动信号g(j)，漏极电性连接于第二低压端以接收第二低压电位vss2。第四十四晶体管t44的栅极电性连接于第四节点qb(j+1)，源极接入第j级级传信号c(j)，漏极电性连接于第二低压端以接收第二低压电位vss2。
88.第一下拉维持模块145a包括第五十一晶体管t51、第五十二晶体管t52和第五十三晶体管t53。其中，第五十一晶体管t51栅极接入第一节点q(j)，源极电性连接于第二节点qb(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第五十二晶体管t52的栅极接入第j-4级级传信号c(j-4)，漏极电性连接于第一低压端以接收第一低压电位vss1，源极电性连接于第二节点qb(j)。第五十三晶体管t53栅极电性连接于第三节点q(j+1)，源极电性连接于第三十五晶体管t35的漏极，漏极电性连接于第一低压端以接收第一低压电位vss1。
89.第二上拉控制模块146包括第六十一晶体管t61。第六十一晶体管t61的栅极和源极接入第j-3级级传信c(j-3)，漏极电性连接于第三节点q(j+1)。
90.第二上拉模块147包括第七十一晶体管t71和第七十二晶体管t72。其中，第七十一晶体管t71的源极接入第m+1条时钟信号ck(m+1)(1≤m+1≤8)，栅极电性连接于第三节点q(j+1)，漏极输出第j+1级级传信号c(j+1)。第七十二晶体管t72源极接入第m+1条时钟信号ck(m+1)(1≤m+1≤8)，栅极电性连接于第三节点q(j+1)，漏极输出第j+1条扫描驱动信号g(j+1)。
91.第三下拉控制模块148a包括第八十一晶体管t81，第八十二晶体管t82，第八十三晶体管t83和第八十四晶体管t84。其中，第八十一晶体管t81的栅极接入第二复位信号r2，源极电性连接于第三节点q(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第八十二晶体管t82的栅极电性连接于第四节点qb(j+1)，源极电性连接于第三节点q(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第八十三晶体管t83的栅极接入第j+5级级传信号c(j+5)，源极电性连接于第三节点q(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第八十四晶体管t84的栅极电性连接于第五节点qb(j+2)，源极电性连接于第三节点q(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。
92.第四下拉控制模块148b包括第八十五晶体管t85、第八十六晶体管t86和第八十七晶体管t87。其中第八十五晶体管t85的源极和栅极电性连接于电源电压vdd，漏极与第八十六晶体管t86的栅极和第八十七晶体管t87的源极电性连接。第八十六晶体管t86的源极电
性连接于电源电压vdd，漏极电性连接于第四节点qb(j+1)。第八十七晶体管t87的栅极电性连接于第三节点q(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。
93.第二下拉模块149包括第九十一晶体管t91，第九十二晶体管t92，第九十三晶体管t93，第九十四晶体管t94。其中，第九十一晶体管t91的栅极电性连接于第四节点qb(j+1)，源极接入第j+1级级传信号c(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第九十二晶体管t92的栅极电性连接于第四节点qb(j+1)，源极接入第j+1条扫描驱动信号g(j+1)，漏极电性连接于第二低压端以接收第二低压电位vss2。第九十三晶体管t93的栅极电性连接于第五节点qb(j+2)，源极接入第j+1条扫描驱动信号g(j+1)，漏极电性连接于第二低压电位vss2。第九十四晶体管t94的栅极电性连接于第五节点qb(j+2)，源极接入第j+1级级传信号c(j+1)，漏极电性连接于第二低压端以接收第二低压电位vss2。
94.第二下拉维持模块145b包括第九十五晶体管t95、第九十六晶体管t96和第九十七晶体管t97。其中，第九十五晶体管t95的栅极电性连接于第三节点q(j+1)，源极电性连接于第四节点qb(j+1)，漏极电性连接于第一低压端以接收第一低压电位vss1。第九十六晶体管t96的栅极接入第j-4级级传信号c(j-4)，漏极电性连接于第一低压端以接收第一低压电位vss1，源极电性连接于第四节点qb(j+1)。第九十七晶体管t97的栅极电性连接于第一节点q(j)，源极电性连接于第八十四晶体管t85的漏极，漏极电性连接于第一低压端以接收第一低压电位vss1。
95.请一并参阅图3～图5，在本实施例中，虚拟goa1与goa1079级联，虚拟goa2与goa1080级联(图3)。其中虚拟goa2输出的级传信号c(dm)(图4)是goa1080中gdl1输入的级传信号c(j+5)(图5)，等同于为c2164(图3)。goa1080中gdl1输出的扫描驱动信号g(j)等同于g2159(图3)，输出的级传信号c(j)(图5)等同于c2159(图3)。goa180中gdl2输出的扫描驱动信号g(j+1)等同于g2160(图3)，输出的级传信号c(j+1)等同于c2160。
96.goa1080输出的级传信号c2159和级传信号c2160(图3)为级传信号c(j)和级传信号c(j+1)(图5)，输出的扫描驱动信号g2159和g2160为扫描驱动信号g(j)和扫描驱动信号g(j+1)(图5)。goa1080输出的级传信号c2159和级传信号c2160，输出的扫描驱动信号g2159和g2160的关闭均是通过虚拟goa1输出的级传信号c(j+5)控制第二节点qb(j)和第四节点qb(j+1)(图5)电位实现的。故虚拟goa1输出的级传信号c(j+5)能同时关闭goa1080中gdl1输出的级传信号c(j)、扫描驱动信号g(j)和gdl2输出的级传信号c(j+1)、扫描驱动信号g(j+1)。
97.虚拟goa1与goa1079的下拉过程同虚拟goa2和goa1080相似，故不再赘述。
98.在本实施例中，虚拟goa单元150和goa单元140中的晶体管为n型氧化物薄膜晶体管，具体可以为以氧化锌(zno)tft、gazno tft、inzno tft、alzno tft或者铟镓锌氧化物tft(ingazno tft，igzo tft)等，本技术不做限制。
99.请参阅图6，其为图3所示扫描驱动电路一帧图像显示过程时序图。如图6所示，扫描驱动信号g2157和扫描驱动信号g2158为goa1079中两级gdl电路输出的扫描驱动信号，扫描驱动信号g2159和扫描驱动信号g2160为goa1080中两级gdl电路输出的扫描驱动信号。q2157为goa1079中第一gdl电路gdl1中的第一节点q(j)，q2158为goa1079中第二gdl电路gdl2中的第三节点q(j+1)，q2159为goa1080中第一gdl电路gdl1的第一节点q(j)，q2160为goa1080中第二gdl电路gdl2中的第三节点q(j+1)。
100.goa1079中的节点q2157和节点q2158的电压均由虚拟goa1(图3)输出的级传信号c2162下拉，goa1080中的节点q2159和节点q2160的电压均由虚拟goa2(图3)输出的级传信号c2164下拉。
101.具体地，当goa1079中的节点q2157上拉完成，并输出了相应的级传信号c2157时，此时节点q2157的节点电压仍然保持第一电位，并且持续一段时间s1，当goa1079中的节点q2158上拉完成，并输出相应的级传信号c2158时，节点q2157和节点q2158的电压一同由虚拟goa1输出的级传信号c2162下拉至低电压状态。也即是图5中，级传信号c(j+5)同时下拉第一节点q(j)和第三节点q(j+1)的电位。其中，由于扫描驱动信号g2157和g2158由时钟信号ck控制高低切换，并在扫描驱动信号g2157、扫描驱动信号g2158、级传信号c2157和级传信号c2158输出后立即关闭，所以，节点q2157延时的关闭时段s1并不会影响实际的电路输出。节点q2159和节点q2160等同于goa1080中的第一节点q(j)和第三节点q(j+1)，均是由虚拟goa2输出的级传信号下拉，其下拉原理与虚拟goa1相同，故不再赘述。
102.请参阅图7，图7为图3中goa单元130内部电路结构示意图。如图7所示，以第f个goa单元为例，其中1≤f≤1078。第f级goa单元包括两级gdl电路，分别为gdl 1和gdl2。gdl1输出第f级扫描驱动信号g(f)，输出的f级级传信号c(f),gdl2输出第f+1级扫描驱动信号g(f+1)，输出的第f+1级级传信号为c(f+1)。其中，gdl1包括第一上拉控制模块141、第一上拉模块142、第一下拉控制模块143a、第二下拉控制模块143b、第一下拉模块144、第一下拉维持模块145a。gdl2包括第二上拉控制模块146、第二上拉模块147、第三下拉控制模块148a、第四下拉控制模块148b、第二下拉模块149和第二下拉维持模块145b。
103.在gdl1中，第一上拉控制模块141接入第f-4级级传信号c(f-4)和第一节点q(f)。利用第f-4级级传信号c(f-4)上拉第一节点q(f)的电位。
104.第一上拉模块142接入第m条时钟信号ckm(1≤m≤8)和第一节点q(f)，用于在第m条时钟信号ckm的控制下，通过第一节点q(f)的高电平输出第f条级传信号c(f)和第f条扫描驱动信号g(f)。
105.第一下拉控制模块143a接入第f+4级级传信号c(f+4)、第一节点q(f)、第二节点qb(f)、第一复位信号r1以及第一低压电位vss1。利用第f+5级传信号c(f+5)下拉第一节点q(f)的电位。利用第一复位信号r1下拉第一节点q(f)和第二节点qb(f)的电位。
106.第二下拉控制模块143b电性连接于电源电压vdd、第一节点q(f)、第二节点qb(f)。利用第一节点q(f)的低电平和电源电压vdd上拉第二节点qb(f)的电位。
107.第一下拉模块144接入第f级级传信号c(f)、第f条扫描驱动信号g(f)、第二节点qb(f)、第一低压电位vss1和第二低压电位vss2。当第二节点qb(f)为第一电压时，第f级级传信号c(f)的节点电压为第一低压电位vss1，输出具有第二电位的第f级级传信号c(f)并停止输出第f条扫描驱动信号g(f)。
108.第一下拉维持模块145a接入第f-4级级传信号c(f-4)、第一节点q(f)、第二节点qb(f)和第一低压电位vss1。利用第f-4级级传信号c(f-4)维持第一节点q(f)和第二节点qb(f)电平。
109.在第二gdl电路gdl2中，第二上拉控制模块146接入第f-3级传信号c(f-4)电性连接于第三节点q(f+1)。利用第f-3级级传信号c(f-3)上拉第三节点q(f+1)的电位。
110.第二上拉模块147接入第m+1条时钟信号ck(m+1),(1≤m+1≤8)和第三节点q(f+
1)。用于在第m+1条时钟信号ck(m+1)的控制下，通过第三节点q(f+1)的高电平输出第f+1条级传信号c(f+1)和第f+1条扫描驱动信号g(f+1)。
111.第三下拉控制模块148a接入第f+5级级传信号c(f+5)、第三节点q(f+1)、第四节点qb(f+1)、第五节点qb(f+2)、第二复位信号r2和第一低压电位vss1。利用第f+5级级传信号c(f+5)下拉第三节点q(f+1)的电位。利用第二复位信号r2下拉第三节点q(f+1)、第四节点qb(f+1)和第五节点qb(f+2)的电位。
112.第四下拉控制模块148b电性连接于电源电压vdd、第三节点q(f+1)和第四节点qb(f+1)。利用第三节点q(f+1)的低电平和电源电压vdd上拉第四节点qb(f+1)的电位。
113.第二下拉模块149接入第f+1级级传信号c(f+1)、第f+1条扫描驱动信号g(f+1)、第四节点qb(f+1)、第一低压电位vss1和第二低压电位vss2。利用第四节点qb(f+1)的高电平将第f+1级级传信号c(f+1)导通至第一低压电位vss1，将第f+1条扫描驱动信号g(f+1)导通至第二低电平vss2。
114.第二下拉维持模块145b接入第f-4级级传信号c(f-4)、第三节点q(f+1)、第四节点qb(f+1)和第一低压电位vss1。利用第f-4级级传信号c(f-4)维持第三节点q(f+1)和第四节点qb(f+1)的电平。
115.请参阅图8，图8为本技术第一对比实施例中扫描驱动电路的结构示意图。如图8所示，goa单元140中，goa1079输出的扫描驱动信号g2157和扫描驱动信号g2158，由虚拟goa1输出的级传信号c2161和级传信号c2162下拉。goa1080输出的扫描驱动信号g2159和扫描驱动信号g2160，由虚拟goa2输出的级传信号c2163和级传信号c2164下拉。也即是虚拟goa单元150输出的一级级传信号仅下拉goa单元140中一级扫描驱动信号。
116.请一并参阅图8～图9，其中图9为图8中虚拟goa单元150的内部电路图。如图9所示，在本对比实施例中，虚拟goa1的内部电路图与第一实施例中goa单元140内部电路图相似，由两级gdl电路组成，每一级gdl电路输出一个级传信号和一个扫描驱动信号，其中每一级gdl电路输出的一个级传信号只能下拉级联的goa单元中一个节点的电压，故一个虚拟goa单元需要设置两级gdl电路才能下拉级联的goa单元中两个节点的电压。其电路布局明显比图4中第一实施例中虚拟电路goa单元电路更加复杂，占据空间更大。
117.请参阅图10，其为第一对比实施例的阵列基板部分空间布局示意图。如图10所示，虚拟goa1’和虚拟goa2’与阵列走线(wire on array，woa)相邻设置。两级虚拟goa单元占据的空间较大，导致woa线路设置较为拥挤，从而使得阵列基板在运行时容易引起线路发热的风险。
118.请参阅图11，其为第一实施例中的阵列基板11c的部分空间布局示意图。如图11所示，通过虚拟goa单元150中一级级传信号下拉两级goa单元节点电压的电路设计，一个虚拟goa电路可以节省一级gdl电路布局空间，虚拟goa单元150中有两个虚拟goa单元，故可以节省两级gdl电路布局空间，即能够为woa线路留出冗余空间160。在本实施例中，有8个ck信号，则可以节省2ck的位置。当有12个ck时钟信号时，按照此下拉方式，则最后6个goa单元只需要3个虚拟goa单元下拉其节点电位，每一虚拟goa单元可以节省一级gdl电路布局空间，则三个goa单元可以节省三级gdl电路布局空间，即有12个ck时钟信号时可以节省3ck的位置。
119.可见，相较于对比实施例，通过虚拟goa单元150中一级gdl电路输出的一级级传信
号下拉级联goa单元140中两级gdl电路中的节点电压，有效的降低了的虚拟goa单元150的数量，进而降低其占据的空间面积，从而为woa线路提供更多的布局空间，同时降低了woa走线的发热风险。并且，由于虚拟goa单元的电路简化，不仅可以在一定程度上节省生产成本，还可以降低过电损耗。
120.应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。