一种阵列基板以及显示面板的制作方法

1.本技术涉及显示技术领域，尤其是涉及一种阵列基板以及显示面板。


背景技术：

2.现有技术中，为了实现窄边框，通常是压缩部分像素电路区域，从而实现窄边框效果。
3.然而，这种压缩方式会导致压缩区域的像素电路尺寸小于正常区域的像素电路尺寸，像素电路尺寸不同，容易产生摩尔纹，造成显示mura(显示不均)，继而影响显示屏幕效果。


技术实现要素：

4.本技术主要解决的技术问题是提供一种阵列基板以及显示面板，通过压缩各像素电路单元的尺寸，并调整像素电路组内部像素电路单元之间的间距以及相邻像素电路组之间的间距，能够解决现有技术中实现窄边框容易产生摩尔纹的问题。
5.为解决上述技术问题，本技术采用的第一技术方案是提供一种阵列基板，阵列基板包括基底，位于基底一侧的多个阵列排布的像素电路单元；各像素电路单元在基底上的正投影面积相同，且像素电路单元的正投影的长度小于61微米，宽度小于61微米；多个呈阵列排布的像素电路单元形成一个像素电路组，多个像素电路组呈阵列排布；其中，各像素电路组内的相邻像素电路单元在基底上的正投影的间距，小于各相邻像素电路组在基底上的正投影的间距。
6.其中，各像素电路组内的相邻像素电路单元在基底上的正投影沿第一方向的间距，小于各相邻像素电路组在基底上的正投影沿第一方向的间距；和/或，各像素电路组内的相邻像素电路单元在基底上的正投影沿第二方向的间距，小于各相邻像素电路组在基底上的正投影沿第二方向的间距；其中，第一方向为行方向，第二方向为列方向。
7.其中，各像素电路组之间等间距排布。
8.其中，单个像素电路单元的正投影的长度为51微米，且宽度为51微米。
9.其中，阵列基板还包括虚拟导线，虚拟导线在基底上的正投影位于各相邻像素电路组在基底上的正投影之间。
10.其中，虚拟导线在基底上的正投影沿第二方向延伸；和/或，虚拟导线在基底上的正投影沿第一方向延伸。
11.其中，各相邻所述像素电路组之间仅设置有一条所述虚拟导线，以使得所述各像素电路组在所述基底上的正投影与所述虚拟导线在所述基底上的正投影的间距等于各所述像素电路组内的相邻所述像素电路单元在所述基底上的正投影的间距。
12.其中，各相邻像素电路组之间设置有多条虚拟导线，像素电路组在基底上的正投影与距离最近的一条虚拟导线在基底上的正投影之间的间距等于各像素电路组内的相邻像素电路单元在基底上的正投影的间距；其中，相邻虚拟导线在基底上的正投影的间距等
于各像素电路组内的相邻像素电路单元在基底上的正投影的间距。
13.其中，阵列基板包括层叠设置于基底上的多层膜层，虚拟导线设置于多层膜层中的至少一层膜层，和/或设置于任意相邻两个膜层之间。
14.其中，多层膜层包括多层金属层；虚拟导线与多层金属层中的至少一层金属层同层设置；优选地，多层金属层包括第一电极层，第一电极层包括多个第一电极，每一第一电极与每一像素电路单元电连接，虚拟导线位于第一电极之间。
15.本技术的有益效果是：区别于现有技术，本技术提供一种阵列基板以及显示面板，通过保持所有像素电路在基底上的正投影面积相同，并压缩各像素电路单元的尺寸，以及使各像素电路组组内的相邻像素电路单元在基底上的正投影的间距，小于各相邻的像素电路组在基底上的正投影的间距，能够在实现像素电路单元紧密排布的情况下，确保显示区内多个像素电路组的排布周期相同，从而有效压缩空间，以避免摩尔纹效应。
附图说明
16.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1是本技术阵列基板一实施方式第一具体实施例的俯视图；
18.图2是本技术阵列基板一实施方式第二具体实施例的俯视图；
19.图3是本技术阵列基板一实施方式第三具体实施例的俯视图；
20.图4是本技术阵列基板一实施方式第四具体实施例的俯视图。
具体实施方式
21.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本技术保护的范围。
22.在本技术实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。
23.应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
24.应当理解，本文中使用的术语“包括”、“包含”或者其他任何变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
25.请参阅图1，图1是本技术阵列基板一实施方式第一具体实施例的俯视图。
26.如图1所示，阵列基板100包括基底(图未示)，位于基底一侧的像素电路区域110，像素电路区域110包括多个阵列排布的像素电路单元112。各像素电路单元112在基底上的正投影面积相同，且像素电路单元112的正投影的长度小于61微米，宽度小于61微米。多个呈阵列排布的像素电路单元112形成一个像素电路组111，多个像素电路组111呈阵列排布。其中，各像素电路组111内的相邻像素电路单元112在基底上的正投影的间距，小于各相邻像素电路组111在基底上的正投影的间距。
27.具体地，标准电路在基底上的正投影的尺寸通常是长度为61微米，宽度为61微米，通过对每个像素电路单元112的尺寸进行压缩，使其长度与宽度均小于61微米，能够在不影响显示的前提下压缩像素电路区域，从而实现窄边框设计。
28.在优选实施例中，可以将每个像素电路单元112在基底上的正投影的尺寸压缩至长度为51微米，宽度为51微米。可以理解地，将像素电路单元112的尺寸压缩至长宽均为51微米，能够极大降低像素电路单元112的分布区域，从而优化窄边框设计。
29.具体地，每个像素电路单元112的面积最大可压缩值为标准电路面积的70％，即每个像素电路单元112的长宽可以在51～61微米内进行调整，在其他实施方式中，可以将每个像素电路单元112在基底上的正投影的长宽均设置为51～61微米内的任意数值(不包括端点值)，本技术对此不作限定。
30.可以理解地，由于显示区中所有像素电路单元112在所述基底上的正投影面积均相同，故保持了像素电路单元112之间的均一性，避免了不同区域由于像素电路单元112尺寸不同导致的显示差异。
31.每一个像素电路单元112均对应一个第一电极，如果仅对各像素电路单元112进行压缩，而不进行分组，全部像素电路单元112组成的像素电路区域110的面积将极大小于第一电极层130的面积，多个像素电路单元112与多个第一电极的连线会交叉，不利于布线，为了解决上述问题，本技术对像素电路单元112进行分组，以确保在每个像素电路组111内部像素电路单元112与第一电极的连线不会交叉。同时为了进一步压缩像素电路区域110，将每个像素电路组111内部像素电路单元112的间距进行压缩。
32.本实施例中，各像素电路组111内的相邻像素电路单元112在基底上的正投影沿第一方向的间距，小于各相邻像素电路组111在基底上的正投影沿第一方向的间距。其中，第一方向为行方向，第二方向为列方向。
33.具体地，阵列基板100包括多条平行设置的扫描线122以及多条平行设置的数据线121，数据线121与扫描线122垂直设置。本实施方式中，阵列基板100还包括横向的使能信号走线(图未示)，以及纵向的工作电压走线(图未示)，扫描线122、使能信号走线、数据线121以及工作电压走线的排布周期相同，呈网格状分布。
34.其中，行方向为扫描线122的延伸方向，列方向为数据线121的延伸方向。
35.在另一实施例中，各像素电路组内的相邻像素电路单元在基底上的正投影沿第二方向的间距，小于各相邻像素电路组在基底上的正投影沿第二方向的间距。例如，请参阅图2，图2是本技术阵列基板一实施方式第二具体实施例的俯视图。如图2所示，阵列基板100中各像素电路组111内的相邻像素电路单元112在基底上的正投影沿第二方向的间距，小于各相邻像素电路组在基底上的正投影沿第二方向的间距。
36.在又一实施例中，各像素电路组内的相邻像素电路单元在基底上的正投影沿第一方向的间距，小于各相邻像素电路组在基底上的正投影沿第一方向的间距，且各像素电路组内的相邻像素电路单元在基底上的正投影沿第二方向的间距，小于各相邻像素电路组在基底上的正投影沿第二方向的间距。具体地，请参阅图3与图4，图3是本技术阵列基板一实施方式第三具体实施例的俯视图，图4是本技术阵列基板一实施方式第四具体实施例的俯视图。
37.如图3与图4所示，阵列基板100中各像素电路组111内的相邻像素电路单元112在基底上的正投影沿第一方向的间距，小于各相邻像素电路组111在基底上的正投影沿第一方向的间距，同时各像素电路组111内的相邻像素电路单元112在基底上的正投影沿第二方向的间距，小于各相邻像素电路组在基底上的正投影沿第二方向的间距。其中，在图3中，每个像素电路组111包括3
×
3(每行3个，每列3个)共9个像素电路单元112。在图4中，每个像素电路组111包括4
×
4(每行4个，每列4个)共16个像素电路单元112。
38.本实施方式中，各像素电路组111之间等间距排布。具体地，各像素电路组111沿第一方向等间距排布。
39.在一具体的实施例中，如图1所示，各像素电路组111之间沿第一方向等间距排布，各像素电路组111内行数大于列数，且包括至少两列像素电路单元112。在另一具体的实施例中，如图2所示，各像素电路组111之间沿第二方向等间距排布，各像素电路组111内列数大于行数，且包括至少两行像素电路单元112。在又一具体的实施例中，如图3与图4所示，各像素电路组111同时沿第一方向与第二方向等间距排布，且行数等于列数。其中，沿第一方向的间距与第二方向的间距可以相同或不同，本技术对此不作限定。
40.可以理解地，等间距排布能够使显示区中所有像素电路组111的线路排布周期相同，且由于像素电路组111内部的相邻像素电路单元112之间的间距小于外部相邻像素电路组111之间的间距，能够有效压缩像素电路组111的走线区域，使像素电路单元112紧密排布，从而对显示区内的像素区域110进行压缩，以实现窄边框设计。进一步地，由于本实施方式是对显示区内所有规律排布的像素电路组111内部相邻像素电路单元112列和/或行之间的间距进行压缩，而不是仅对左右两侧像素电路区域或某一像素电路区域进行压缩，能够避免由于压缩区域仅是一部分而造成的与其余非压缩区域之间，由于像素电路单元112排布周期不同而导致的摩尔纹效应，继而避免出现显示mura，以提升显示屏幕效果。
41.本实施方式中，门线路140设置于像素电路区域110的左右边缘两侧。
42.现有技术中，第一电极层的位置与像素电路区域的位置对应，门电路通常设置在第一电极层的外部，而本技术由于对像素电路区域110进行了整体压缩，因而像素电路区域110的面积小于第一阳极层130的面积，第一阳极层130左右两侧有部分区域被空余出来，部分门电路可以设置在第一阳极层130没有与像素电路区域110对应的部分，从而进一步实现窄边框设计。
43.进一步地，阵列基板100还包括虚拟导线(图未示)，虚拟导线在基底上的正投影位于各相邻像素电路组111在基底上的正投影之间。
44.本实施方式中，虚拟导线在基底上的正投影沿第二方向延伸。
45.具体地，根据各相邻像素电路组111在基底上的正投影的间距的大小，各相邻像素电路组111之间可以设置有一根或多根虚拟导线。
46.例如，当各相邻行和/或列像素电路组111在基底上的正投影的间距等于各相邻像素电路组111组内相邻行和/或列像素电路单元112在基底上的正投影的间距的两倍时，各相邻行和/或列像素电路组111之间可以仅设置有一条虚拟导线，虚拟导线在基底上的正投影位于各相邻行和/或列像素电路组111在基底上的正投影之间，以使得各相邻行和/或列像素电路组111在基底上的正投影与虚拟导线在基底上的正投影的间距等于各像素电路组111内的相邻行和/或列像素电路单元112在基底上的正投影的间距。
47.又例如，当各相邻行和/或列像素电路组111在基底上的正投影的间距等于各像素电路组111组内相邻行和/或列像素电路单元112在基底上的正投影的间距的至少三倍时，各相邻行和/或列像素电路组111之间设置有多条虚拟导线，像素电路组111在基底上的正投影与距离最近的一条虚拟导线在基底上的正投影之间的间距等于各像素电路组111内的相邻行和/或列像素电路单元112在基底上的正投影的间距。其中，相邻虚拟导线在基底上的正投影的间距等于各像素电路组111内的相邻行和/或列像素电路单元112在基底上的正投影的间距。
48.可以理解地，虚拟导线所形成的正投影是为了在各相邻行和/或列的像素电路组111之间形成新的间距，即各相邻行和/或列的像素电路组111分别与虚拟导线的正投影所形成的间距，当新的间距等于各像素电路组111组内的相邻行和/或列像素电路单元112之间的间距时，能够使像素电路组111组内与组外的像素电路单元112沿行和/或列方向形成的间距相等，从而实现电路密度在整个显示区内分布的均一性，避免串扰影响到像素电路单元112的精度以及尺寸，以及避免串扰对关键信号的影响，继而进一步避免摩尔纹效应。
49.在其他实施方式中，各相邻行和/或列的像素电路组111之间形成新的间距可以稍大于或稍小于各像素电路组111组内的相邻行和/或列像素电路单元112之间的间距，本技术对此不作限定。
50.本实施方式中，阵列基板100包括层叠设置于基底上的多层膜层，虚拟导线设置于多层膜层中的至少一层膜层，和/或设置于任意相邻两个膜层之间。
51.其中，多层膜层包括多层金属层。虚拟导线与多层金属层中的至少一层金属层同层设置。优选地，多层金属层包括第一电极层130，第一电极层130包括多个第一电极，每一第一电极与每一像素电路单元电连接，虚拟导线位于第一电极之间。其中，第一电极层130为阳极层。
52.具体地，当虚拟导线仅沿第一方向延伸或仅沿第二方向延伸时，由于虚拟导线之间不会交叉，因而虚拟导线可以设置于多层膜层中的至少一层膜层上。当虚拟导线同时沿第一方向与第二方向延伸时，为了避免虚拟导线在同一金属膜层上交叉，必须将沿不同方向延伸的虚拟导线设置在不同膜层上。
53.区别于现有技术，本实施方式通过保持所有像素电路的在基底上的正投影面积相同，并压缩各像素电路单元的尺寸，以及使各像素电路组组内的相邻行和/或列像素电路单元在基底上的正投影的间距，小于各相邻行和/或列的像素电路组在基底上的正投影的间距，能够在实现像素电路单元紧密排布的情况下，确保显示区内多个像素电路组的排布周期相同，从而有效压缩空间，以避免摩尔纹效应。此外，通过在各相邻行和/或列的像素电路组之间设置有虚拟导线，并使各相邻的像素电路组之间与虚拟导线的正投影的间距等于各像素电路组组内的像素电路单元之间的间距，还能够实现电路密度在整个显示区内分布的
均一性，避免串扰影响到像素电路单元的精度以及尺寸，以及避免串扰对关键信号的影响，从而进一步避免摩尔纹效应。
54.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。