栅极驱动电路和阵列基板的制作方法

1.本发明涉及显示技术领域，特别是涉及一种栅极驱动电路和阵列基板。


背景技术：

2.gate（栅极）驱动的面板电路中输出至面板栅极的信号经常会出现抬升现象，即栅极驱动gate信号在开启后虽然保持低电平，但是在之后保持一帧的时间内gate输出信号会逐渐抬升，从而会造成tft晶体管漏电增大，像素电容的保持能力下降，引起面板显示异常等。


技术实现要素：

3.针对现有技术的不足，本技术提供一种栅极驱动电路和阵列基板.
4.本技术提供的一种栅极驱动电路，包括级联的多个移位寄存单元，所述栅极驱动电路包括：上拉模块，复位模块，显示阶段下拉模块，输出模块，以及前沿阶段下拉模块；所述前沿阶段下拉模块与输出模块相连接；
5.所述输出模块包括输入端，控制端，以及输出端；所述控制端连接上拉节点p，输出端连接gout端；
6.所述前沿阶段下拉模块与输出模块相连接，所述前沿阶段下拉模块的两个输出端分别连接上拉节点p和gout端。
7.作为本技术提供的一种栅极驱动电路的改进方案，所述前沿阶段下拉模块包括第八晶体管t8和第九晶体管t9；所述第八晶体管t8与上拉节点p连接，第八晶体管t8用于将上拉节点p的电位拉低；所述第九晶体管t9与gout端连接，用于将gout端的电位拉低。
8.作为本技术提供的一种栅极驱动电路的改进方案，所述第八晶体管t8的第一端和第九晶体管t9的第一端分别连接低电平vgl；所述第八晶体管t8的第二端与上拉节点p连接，所述第九晶体管t9的第二端与gout端连接；所述输出模块的输入端连接第一时钟信号ck1。
9.作为本技术提供的一种栅极驱动电路的改进方案，所述第八晶体管t8的控制端连接控制信号cpa，所述第九晶体管t9的控制端连接控制信号cpb；所述控制信号cpa与控制信号cpb信号相同。
10.作为本技术提供的一种栅极驱动电路的改进方案，所述显示阶段下拉模块包括第三晶体管t3、第六晶体管t6、第一电容c1、和第四晶体管t4；
11.所述第三晶体管t3、第六晶体管t6、第四晶体管t4的第一端均连接低电平vgl；
12.所述第四晶体管t4的控制端连接上拉节点p，第二端连接下拉节点a；所述下拉节点a和第一时钟信号ck1之间连接有第一电容c1；
13.所述第三晶体管t3的控制端连接下拉节点a，第二端连接上拉节点p；
14.所述第六晶体管t6的控制端连接下拉节点a，第二端连接gout端。
15.作为本技术提供的一种栅极驱动电路的改进方案，所述显示阶段下拉模块还包括
第五晶体管t5；所述第五晶体管t5的控制端连接第二时钟信号ck1b，第一端连接低电平vgl，第二端连接gout端；所述第二时钟信号ck1b与第一时钟信号ck1的信号相反。
16.作为本技术提供的一种栅极驱动电路的改进方案，所述输出模块包括第七晶体管t7和第二电容c2，所述第二电容c2连接在上拉节点p与gout端之间；所述第七晶体管t7的控制端连接上拉节点p，第二端连接gout端。
17.作为本技术提供的一种栅极驱动电路的改进方案，所述上拉模块包括第一晶体管t1，所述第一晶体管t1的控制端连接输入信号端stv，第一端连接高电平信号输入端fw，第二端连接上拉节点p。
18.作为本技术提供的一种栅极驱动电路的改进方案，所述复位模块包括第二晶体管t2，第二晶体管t2的控制端连接复位信号端rst，第一端连接低电平信号输入端bw，第二端连接上拉节点p。
19.本技术还提供了一种阵列基板，包括如如上所述的栅极驱动电路。
20.与现有技术相比，本发明具有以下有益效果：
21.本技术同时设置了显示阶段下拉模块和前沿阶段下拉模块。在显示阶段，通过显示阶段下拉模块使gout端输出保持在低电平状态；在前沿阶段，通过前沿阶段下拉模块使gout端输出保持在低电平状态，避免输出出现抬升现象，提高了显示面板的可靠性和稳定性等。
附图说明
22.图1为本技术实施例所提供的一种栅极驱动电路的结构示意图；
23.图2为图1所示的栅极驱动电路的部分时序图。
24.附图标注：
25.上拉模块10，复位模块20，显示阶段下拉模块30，前沿阶段下拉模块40，输出模块50。
具体实施方式
26.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
27.实施例一
28.参见图1~2所示，本实用新型实施例提供了一种栅极驱动电路。
29.图1是本实用新型第一实施例的栅极驱动电路的示意图，仅示意出了一个移位寄存单元的栅极驱动电路结构。可以理解的是栅极驱动电路实际上包括有级联的多个移位寄存单元。
30.本技术所提供的一种栅极驱动电路包括有：上拉模块10，复位模块20，显示阶段下拉模块30，输出模块50。
31.其中，输出模块50包括输入端，控制端，以及输出端。所述输出模块50的控制端连接上拉节点p，输出端连接gout端，输出模块50的输入端连接第一时钟信号ck1。
32.上拉模块10与上拉节点p相连接，用于将上拉节点p的电位拉高。复位模块20与上拉节点p相连接，用于将上拉节点p的电位拉低。具体的，上拉模块10包括第一晶体管t1。第一晶体管t1的控制端连接输入信号端stv，第一端连接高电平信号输入端fw，第二端连接上拉节点p。复位模块20包括第二晶体管t2，第二晶体管t2的控制端连接复位信号端rst，第一端连接低电平信号输入端bw，第二端连接上拉节点p。高电平信号输入端fw用于输入常高电平vgh。低电平信号输入端bw用于常低电平vgl。
33.显示阶段下拉模块30，用于在显示阶段拉低gout端电平，使gout端输出保持在低电平状态。
34.显示屏完整的一个周期是由显示阶段（display term）和前沿阶段（porch term）构成的，但是在前沿阶段，栅极驱动电路的大多数输入端会停止输出信号，这容易导致上拉节点p点和gout端的电位不能持续下拉，即会出现抬升现象。
35.而在本技术中，栅极驱动电路还包括有前沿阶段下拉模块40。在前沿阶段，通过前沿阶段下拉模块40使gout端输出保持在低电平状态，避免输出出现抬升现象，提高了显示面板的可靠性和稳定性等。
36.本技术的前沿阶段下拉模块40与输出模块50相连接。前沿阶段下拉模块40的两个输出端分别连接上拉节点p和gout端。
37.前沿阶段下拉模块40包括第八晶体管t8和第九晶体管t9。其中，第八晶体管t8与上拉节点p连接，第八晶体管t8用于将上拉节点p的电位拉低。第九晶体管t9与gout端连接，用于将gout端的电位拉低。
38.第八晶体管t8的第一端连接低电平vgl，第八晶体管t8的控制端连接控制信号cpa，第八晶体管t8的第二端与上拉节点p连接。
39.第九晶体管t9的第一端连接低电平vgl，第九晶体管t9的第二端与gout端连接；第九晶体管t9的控制端连接控制信号cpb。控制信号cpa与控制信号cpb信号相同。
40.在本技术的具体实施例中，输出模块50包括有第七晶体管t7。第七晶体管t7的控制端连接上拉节点p，第七晶体管t7的第二端连接gout端，第七晶体管t7的第一端连接第一时钟信号ck1。输出模块50还包括第二电容c2，所述第二电容c2连接在上拉节点p与gout端之间。
41.在本技术的具体实施例中，上拉模块10包括第一晶体管t1。第一晶体管t1的控制端连接输入信号端stv，第一晶体管t1的第一端连接高电平信号输入端fw，第一晶体管t1的第二端连接上拉节点p。复位模块20包括第二晶体管t2。第二晶体管t2的控制端连接复位信号端rst，第二晶体管t2的第一端连接低电平信号输入端bw，第二晶体管t2的第二端连接上拉节点p。
42.本技术的显示阶段下拉模块30包括有：第三晶体管t3、第六晶体管t6、第一电容c1、第四晶体管t4、和第五晶体管t5。
43.其中，第三晶体管t3、第六晶体管t6、第四晶体管t4的第一端均连接低电平vgl。
44.具体的，第四晶体管t4的控制端连接上拉节点p，第四晶体管t4的第二端连接下拉节点a。
45.下拉节点a和第一时钟信号ck1之间连接有第一电容c1。
46.第三晶体管t3的控制端连接下拉节点a，第三晶体管t3的第二端连接上拉节点p。
47.第六晶体管t6的控制端连接下拉节点a，第六晶体管t6的第二端连接gout端。
48.第五晶体管t5的控制端连接第二时钟信号ck1b，第五晶体管t5的第一端连接低电平vgl，第五晶体管t5的第二端连接gout端。
49.第二时钟信号ck1b与第一时钟信号ck1的信号相反。
50.如图2所示为本技术的栅极驱动电路的部分时序图。栅极驱动电路的工作原理如下, 以正扫阶段为例：
51.在tp1阶段，输入信号端stv为高电平，stv信号使第一晶体管t1开启，此时因复位信号端rst是低电平，所以第二晶体管t2为关闭状态。高电平信号输入端fw的高电平使上拉节点p点为高电平，第七晶体管t7开启。
52.在tp2阶段，第一时钟信号ck1 为高电平，此时ck1由低电平变为高电平，使得上拉节点p点的电位再次抬升让第七晶体管t7完全开启；同时，第一时钟信号ck1的高电平输出至gout端，该行栅极信号完成输出。由于上拉节点p点处于高电平，使得第四晶体管t4开启，即下拉节点a点的电位被vgl低电平下拉至低电平状态。
53.在tp3阶段，第一时钟信号ck1为低电平；当ck1由高电平变为低电平之后，由于第二时钟信号ck1b为高电平，使得第五晶体管t5开启，这时gout端便输出低电平，同时，rst连接与本移位寄存单元级联的上一个移位寄存单元的gout端，在tp3阶段时，后一行gout端输出信号即gout2为高电平（见图2所示），gout2的高电平连接至上一行的rst位置，使得上一级第二晶体管t2开启，使得上拉节点p点变为低电平状态。
54.在tp4阶段，第一时钟信号ck1 高电平，ck1再次由低电平变为高电平，此时由于电容c1的作用，下拉节点a点变为高电平状态，第三晶体管t3、第六晶体管t6开启使得上拉节点p点再次保持在低电平vgl状态。同时由于第六晶体管t6的开启也会使gout端输出保持在低电平状态。
55.不难发现，整个显示阶段（display term），上拉节点p点电位的下拉是靠下拉节点a点电位周期性的高电平，使得第三晶体管t3开启后，vgl从第三晶体管t3输出来拉低上拉节点p点。同理，gout端的下拉是靠下拉节点a点电位周期性的高电平使得第六晶体管t6开启，vgl从第六晶体管t6输出来拉低gout端的电平，防止上拉节点p点和gout端输出出现抬升。
56.本技术的栅极驱动电路，通过增加前沿阶段下拉模块40的第八晶体管t8和第九晶体管t9，在一些特殊功能需要时，比如需要全屏放电的时候，只需将控制信号gpa和控制信号gpb拉高，便可以使得上拉节点p点和gout端输出低电平。
57.实施例二
58.本实施例还提供了一种阵列基板，阵列基板包括如实施例一所述的栅极驱动电路。
59.与现有技术相比，本实用新型具有以下有益效果：
60.本技术同时设置了显示阶段下拉模块和前沿阶段下拉模块。在显示阶段，通过显示阶段下拉模块使gout端输出保持在低电平状态；在前沿阶段，通过前沿阶段下拉模块使gout端输出保持在低电平状态，避免输出出现抬升现象，提高了显示面板的可靠性和稳定性等。
61.应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，
所有这些改进或变换都应属于本实用新型所附权利要求的保护范围之内。