显示面板的驱动方法及显示装置与流程

1.本公开涉及显示技术领域，特别涉及显示面板的驱动方法及显示装置。


背景技术：

2.在诸如液晶显示器(liquid crystal display，lcd)和有机发光二极管(organic light-emitting diode，oled)显示器中，一般包括多个像素单元。每个像素单元可以包括：多个不同颜色的子像素。通过控制每个子像素对应的亮度，从而混合出所需显示的色彩来显示彩色图像。


技术实现要素：

3.本公开实施例提供的显示面板的驱动方法，所述显示面板包括：多个不同颜色的子像素、多条栅线、与所述多条栅线分别耦接的栅极驱动电路、与所述栅极驱动电路耦接的多条信号传输线；其中，同一行子像素的颜色相同，一行子像素耦接一条所述栅线，所述栅极驱动电路包括多个移位寄存器，一个所述移位寄存器的驱动输出端耦接一条所述栅线，将所述多个移位寄存器分为多个级联组，同一所述级联组中的移位寄存器耦接的栅线对应子像素的颜色相同，且同一所述级联组中的移位寄存器级联设置，不同所述级联组耦接不同的信号传输线；
4.所述驱动方法，包括：
5.在采用第一驱动模式时，在一个显示帧中，对所述多条信号传输线中的每一条信号传输线加载不同的控制信号，控制各所述级联组顺序工作且同一所述级联组中的各移位寄存器对耦接的栅线逐行扫描，对所述多条栅线逐行扫描；
6.在采用第二驱动模式时，在一个显示帧中，以所述多个级联组中的一个为设定级联组，对所述设定级联组耦接的信号传输线加载控制信号，控制所述设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对所述多个级联组中除所述设定级联组之外的其余级联组耦接的信号传输线加载截止信号。
7.在一些示例中，所述多条信号传输线包括多条时钟信号线；所述多条时钟信号线分为多个时钟线组，每个所述时钟线组包括至少两条时钟信号线；一个所述级联组与一个所述时钟线组中的时钟信号线耦接；
8.所述控制信号包括时钟信号。
9.在一些示例中，所述显示面板还包括：第一帧起始信号线；
10.所述多个级联组耦接同一所述第一帧起始信号线。
11.在一些示例中，所述多条信号传输线还包括多条第二帧起始信号线；
12.所述多个级联组与所述多条第二帧起始信号线一一对应耦接；
13.所述控制信号包括帧起始信号。
14.在一些示例中，在采用第二驱动模式时，在一个显示帧中，对所述设定级联组耦接的第二帧起始信号线加载帧起始信号，且对所述其余级联组耦接的第二帧起始信号线加载
截止信号，对每一条所述时钟信号线加载时钟信号，控制所述设定级联组中的各移位寄存器对耦接的栅线逐行扫描。
15.在一些示例中，在采用第二驱动模式时，在一个显示帧中，对所述设定级联组耦接的第二帧起始信号线加载帧起始信号，且对所述其余级联组耦接的第二帧起始信号线加载截止信号，对所述设定级联组耦接的时钟信号线加载时钟信号，控制所述设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对所述多个级联组中除所述设定级联组之外的其余级联组耦接的时钟信号线加载截止信号。
16.在一些示例中，在采用第二驱动模式时，在一个显示帧中，对每一条所述第二帧起始信号线加载帧起始信号，对所述设定级联组耦接的时钟信号线加载时钟信号，控制所述设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对所述多个级联组中除所述设定级联组之外的其余级联组耦接的时钟信号线加载截止信号。
17.在一些示例中，所述多个不同颜色的子像素包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，且所述第一颜色子像素行、第二颜色子像素行以及第三颜色子像素行沿列方向依次重复排列；
18.所述多个级联组为三个，所述三个级联组中对应第一颜色子像素的级联组定义为第一级联组，对应第二颜色子像素的级联组定义为第二级联组，对应第三颜色子像素的级联组定义为第三级联组；
19.所述设定级联组为所述第一级联组、所述第二级联组以及所述第三级联组中的一个。
20.在一些示例中，在采用第二驱动模式时，在连续的多个显示帧的每一个显示帧中，所述设定级联组为对应同一颜色子像素的级联组；
21.或者，在采用第二驱动模式时，在连续的多个显示帧中，所述设定级联组为根据对应第一颜色子像素的级联组、对应第二颜色子像素的级联组、对应第三颜色子像素的级联组的依次重复的级联组。
22.在一些示例中，所述显示面板还包括多条数据线；其中，一列子像素与一条所述数据线耦接；
23.所述驱动方法还包括：
24.在对所述栅线进行扫描时，还对数据线输入相应的数据电压，使对应的子像素充电。
25.在一些示例中，所述显示面板还包括源极驱动电路，所述源极驱动电路分别与所述多条数据线耦接；
26.所述源极驱动电路被配置为在对所述栅线进行扫描时，还对数据线输入相应的数据电压，使对应的子像素充电。
27.在一些示例中，所述显示面板还包括多个检测单元、检测输入信号线以及检测控制信号线；其中，所述检测单元的控制端与所述检测控制信号线，所述检测单元的输入端与所述检测输入信号线，一个所述检测单元的输出端与一条所述数据线耦接；
28.所述驱动方法还包括：
29.在采用第三驱动模式时，在一个显示帧中，以所述多个级联组中的一个为设定级联组，对所述设定级联组耦接的信号传输线加载控制信号，控制所述设定级联组中的各移
位寄存器对耦接的栅线逐行扫描，并对所述多个级联组中除所述设定级联组之外的其余级联组耦接的信号传输线加载截止信号，以及，对所述检测控制信号线加载开启信号，对检测输入信号线加载检测电压，使对应的子像素充电。
30.本公开实施例还提供了显示装置，包括：
31.显示面板，包括：多个不同颜色的子像素、多条栅线、与所述多条栅线分别耦接的栅极驱动电路、与所述栅极驱动电路耦接的多条信号传输线；其中，同一行子像素的颜色相同，一行子像素耦接一条所述栅线，所述栅极驱动电路包括多个移位寄存器，一个所述移位寄存器的驱动输出端耦接一条所述栅线，将所述多个移位寄存器分为多个级联组，同一所述级联组中的移位寄存器耦接的栅线对应子像素的颜色相同，且同一所述级联组中的移位寄存器级联设置，不同所述级联组耦接不同的信号传输线；
32.时序控制器，被配置为在采用第一驱动模式时，在一个显示帧中，对所述多条信号传输线中的每一条信号传输线加载不同的控制信号，控制各所述级联组顺序工作且同一所述级联组中的各移位寄存器对耦接的栅线逐行扫描，对所述多条栅线逐行扫描；在采用第二驱动模式时，在一个显示帧中，以所述多个级联组中的一个为设定级联组，对所述设定级联组耦接的信号传输线加载控制信号，控制所述设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对所述多个级联组中除所述设定级联组之外的其余级联组耦接的信号传输线加载截止信号。
附图说明
33.图1为本公开实施例提供的显示装置的一些结构示意图；
34.图2a为本公开实施例提供的显示面板的一些结构示意图；
35.图2b为本公开实施例提供的显示面板的另一些结构示意图；
36.图3为本公开实施例提供的驱动方法的流程图；
37.图4为本公开实施例提供的移位寄存器的一些结构示意图；
38.图5为本公开实施例提供的一些信号时序图；
39.图6为本公开实施例提供的显示面板的又一些结构示意图；
40.图7a为本公开实施例提供的显示面板的又一些结构示意图；
41.图7b为本公开实施例提供的显示面板的又一些结构示意图；
42.图7c为本公开实施例提供的显示面板的又一些结构示意图；
43.图8为本公开实施例提供的另一些信号时序图；
44.图9a为本公开实施例提供的又一些信号时序图；
45.图9b为本公开实施例提供的又一些信号时序图；
46.图9c为本公开实施例提供的又一些信号时序图；
47.图10为本公开实施例提供的显示面板的又一些结构示意图；
48.图11a为本公开实施例提供的显示面板的又一些结构示意图；
49.图11b为本公开实施例提供的显示面板的又一些结构示意图；
50.图11c为本公开实施例提供的显示面板的又一些结构示意图；
51.图12为本公开实施例提供的另一些信号时序图；
52.图13a为本公开实施例提供的又一些信号时序图；
53.图13b为本公开实施例提供的又一些信号时序图；
54.图13c为本公开实施例提供的又一些信号时序图；
55.图14为本公开实施例提供的显示面板的又一些结构示意图。
具体实施方式
56.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
57.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
58.需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
59.参见图1与图2a，显示装置可以包括：显示面板100以及时序控制器200。其中，显示面板100可以包括多个阵列排布的像素单元，多条栅线ga(例如，ga1、ga2、ga3、ga4)、多条数据线da(例如，da1、da2、da3)、栅极驱动电路110以及源极驱动电路120。栅极驱动电路110分别与栅线ga1、ga2、ga3、ga4耦接，源极驱动电路120分别与数据线da1、da2、da3耦接。其中，时序控制器200可以通过电平转换(level shift)电路向栅极驱动电路110输入时钟信号，使栅极驱动电路110向耦接的栅线ga1、ga2、ga3、ga4输出信号，从而对栅线ga1、ga2、ga3、ga4进行扫描。时序控制器200向源极驱动电路120输入显示数据，以使源极驱动电路120根据接收的显示数据向数据线输入数据电压，从而对子像素spx充电，使子像素spx输入相应的数据电压，实现该显示帧的画面显示功能。示例性地，源极驱动电路120可以设置为2个，其中一个源极驱动电路120连接一半数量的数据线，另一个源极驱动电路120连接另一半数量的数据线。当然，源极驱动电路120也可以设置3个、4个、或更多个，其可以根据实际应用的需求进行设计确定，在此不作限定。
60.示例性地，每个像素单元包括多个不同颜色的子像素spx。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
61.在一些实施例中，参见图2a所示，每个子像素spx中包括晶体管01和像素电极02。其中，一行子像素spx对应一条栅线，一列子像素spx对应一条数据线。晶体管01的栅极与对应的栅线电连接，晶体管01的源极与对应的数据线电连接，晶体管01的漏极与像素电极02
电连接。当然，在实际应用中，本公开像素阵列结构还可以是双栅结构，即相邻两行像素之间设置两条栅极线，此排布方式可以减少一半的数据线，即包含相邻两列像素之间有的数据线，有的相邻两列像素之间不包括数据线，具体像素排布结构和数据线，扫描线的排布方式不限定。
62.需要说明的是，本公开实施例中的显示面板可以为液晶显示面板。示例性地，液晶显示面板一般包括对盒的上基板和下基板，以及封装在上基板和下基板之间的液晶分子。在显示画面时，由于加载在各子像素的像素电极上的数据电压和公共电极上的公共电极电压之间具有电压差，该电压差可以形成电场，从而使液晶分子在该电场的作用下进行偏转。由于不同强度的电场使液晶分子的偏转程度不同，从而导致子像素的透过率不同，以使子像素实现不同灰阶的亮度，进而实现画面显示。
63.在本公开一些实施例中，如图2b所示，同一行子像素的颜色相同，即一行子像素为同一颜色。例如，多个不同颜色的子像素包括第一颜色子像素、第二颜色子像素以及第三颜色子像素，且第一颜色子像素行、第二颜色子像素行以及第三颜色子像素行沿列方向依次重复排列。示例性地，第一颜色子像素为红色子像素，第二颜色子像素为绿色子像素、第三颜色子像素为蓝色子像素，则红色子像素行、绿色子像素行以及蓝色子像素行依次重复排行。例如，红色子像素行r11～r16、绿色子像素行g11～g16、蓝色子像素行b11～b16、红色子像素行r21～r26、绿色子像素行g21～g26、蓝色子像素行b21～b26、红色子像素行r31～r36、绿色子像素行g31～g36、蓝色子像素行b31～b36。由于传统的显示面板中是同一像素单元中的三个子像素由三条数据线和一条栅线控制。本公开实施例中的显示面板，同一像素单元中的三个子像素由一条数据线和三根栅线控制，从而实现数据线减少至原来的三分之一，可使源极驱动电路的数量减少，因此整体模组成本减少；并且节省了绘图空间，可减小显示面板的下边框，使显示面板达到更窄边框的高规格要求。
64.本技术实施例提供的显示面板中，一条数据线连接红绿蓝三个子像素，在显示红色单色画面、绿色单色画面或蓝色单色画面时，由于一条数据线上信号需要不停跳变，数据驱动在单色画面显示为重载，从而引起单色画面功耗过大，以及在子像素充电不足的情况下出现显示不均等不良。尤其是在应用于内嵌式触控技术的显示面板，单色画面重载驱动会引起公共电极的耦合，加重检测横纹等问题。
65.基于此，本公开实施例提供了显示面板的驱动方法，如图3所示，包括如下步骤：
66.s10、在采用第一驱动模式时，在一个显示帧中，对多条信号传输线中的每一条信号传输线加载不同的控制信号，控制各级联组顺序工作且同一级联组中的各移位寄存器对耦接的栅线逐行扫描，对多条栅线逐行扫描。
67.s20、在采用第二驱动模式时，在一个显示帧中，以多个级联组中的一个为设定级联组，对设定级联组耦接的信号传输线加载控制信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的信号传输线加载截止信号。
68.本公开一些实施例提供了驱动方法，将多个移位寄存器分为多个级联组，同一级联组中的移位寄存器耦接的栅线对应子像素的颜色相同，且同一级联组中的移位寄存器级联设置，不同级联组耦接不同的信号传输线。这样可以使同一级联组中的移位寄存器驱动相同颜色子像素耦接的栅线，从而可以使同一级联组中的移位寄存器控制相同颜色子像素
中的晶体管导通。以及使不同级联组中的移位寄存器驱动不同颜色子像素耦接的栅线，从而可以使不同级联组中的移位寄存器控制不同颜色子像素中的晶体管导通，进而可以使不同颜色子像素可以相互独立驱动。在采用第一驱动模式时，在一个显示帧中，对多条信号传输线中的每一条信号传输线加载不同的控制信号，控制各级联组顺序工作且同一级联组中的各移位寄存器对耦接的栅线逐行扫描，对多条栅线逐行扫描，这样可以在一个显示帧中逐行驱动每一行子像素。在采用第二驱动模式时，在一个显示帧中，以多个级联组中的一个为设定级联组，对设定级联组耦接的信号传输线加载控制信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的信号传输线加载截止信号，这样可以在一个显示帧中仅驱动同一颜色子像素。
69.在本公开一些实施例中，在对栅线进行扫描时，还对数据线输入相应的数据电压，使对应的子像素充电。
70.在本公开一些实施例中，栅极驱动电路可以包括多个移位寄存器，一个移位寄存器的驱动输出端go耦接一条栅线。示例性地，如图4所示，移位寄存器可以包括：开关晶体管m1～m18以及存储电容c1。并且，移位寄存器耦接输入信号端ip、复位信号端re、第一帧复位信号端sre1、第二帧复位信号端sre2、时钟信号端clk、第一参考电压端vgl、第二参考电压端lvgl、第一转换控制端vddo、第二转换控制端vdde、级联输出端co、驱动输出端go，第一节点pu、第二节点pd1以及第三节点pd2。图4所示的移位寄存器在每一个显示帧中的工作对应的信号时序图，如图5所示。其中，fn代表第n个显示帧，fn+a代表第n+a个显示帧，ts代表扫描阶段，bt代表空白时间(blanking time)阶段。ip代表输入信号端ip的信号，clk代表时钟信号端clk的时钟信号，go代表驱动输出端go的信号，re代表复位信号端re的信号，vddo代表第一转换控制端vddo的信号，vdde代表第二转换控制端vdde的信号。其中，a可以为1、2、3、4或其他数值，在此不作限定。在具体实施时，图4所示的移位寄存器结合图5所示的信号时序图的具体工作过程与现有技术中的基本相同，在此不作赘述。需要说明的是，本公开仅是以图4所示的移位寄存器的结构为例进行说明，在实际应用中，移位寄存器还可以采用其他结构，在此不作限定。
71.示例性地，每一个移位寄存器的驱动输出端go与一条栅线一一对应耦接。信号go的有效电平可以控制对应栅线耦接的子像素中的晶体管导通，无效电平可以控制对应栅线耦接的子像素中的晶体管截止。示例性地，子像素中的晶体管为n型晶体管，信号go的有效电平可以为高电平，无效电平为低电平，第一参考电压端vgl和第二参考电压端lvgl均为低电平的固定电压，且第二参考电压端lvgl的电压小于第一参考电压端vgl的电压。或者，子像素中的晶体管为p型晶体管，信号go的有效电平可以为低电平，无效电平为高电平，第一参考电压端vgl和第二参考电压端lvgl均为高电平的固定电压，且第二参考电压端lvgl的电压高于第一参考电压端vgl的电压。
72.在本公开一些实施例中，显示面板还可以包括多条时钟信号线，并且该多条时钟信号线分别与栅极驱动电路耦接。这样可以通过时钟信号线向栅极驱动电路输入相应的时钟信号，该时钟信号输入移位寄存器的时钟信号端，从而使移位寄存器对耦接的栅线输出信号。示例性地，如图6所示，显示面板可以包括6条时钟信号线cks1～cks6，该6条时钟信号线cks1～cks6与栅极驱动电路110耦接。需要说明的是，图6仅是以6条时钟信号线为例进行说明，在实际应用中，时钟信号线的具体数量可以根据实际应用的需求进行确定，在此不作
限定，例如也可以是2的整数倍的其他数量的时钟信号线，如2、4、8、10、12等条数的时钟信号线。
73.在本公开一些实施例中，各级移位寄存器的第一帧复位信号端sre1均与同一第一帧复位信号线耦接，从而可以统一对各个移位寄存器进行复位。以及，各级移位寄存器的第二帧复位信号端sre2均与同一第二帧复位信号线耦接，从而可以统一对各个移位寄存器进行复位。
74.在本公开一些实施例中，将多个移位寄存器分为多个级联组，同一级联组中的移位寄存器耦接的栅线对应子像素的颜色相同，且同一级联组中的移位寄存器级联设置。这样可以使同一级联组中的移位寄存器驱动相同颜色子像素耦接的栅线，从而可以使同一级联组中的移位寄存器控制相同颜色子像素中的晶体管导通。以及使不同级联组中的移位寄存器驱动不同颜色子像素耦接的栅线，从而可以使不同级联组中的移位寄存器控制不同颜色子像素中的晶体管导通，进而可以使不同颜色子像素可以相互独立驱动。示例性地，以多个不同颜色的子像素包括第一颜色子像素、第二颜色子像素以及第三颜色子像素为例，第一颜色子像素对应一个级联组，第二颜色子像素也对应一个级联组，第三颜色子像素也对应一个级联组，则多个级联组为三个，且三个级联组中对应第一颜色子像素的级联组定义为第一级联组，对应第二颜色子像素的级联组定义为第二级联组，对应第三颜色子像素的级联组定义为第三级联组。
75.示例性地，如图6至图7c所示，将多个移位寄存器分为3个级联组：第一级联组zgoa1、第二级联组zgoa2以及第三级联组zgoa3。其中，第一级联组zgoa1包括移位寄存器sr1、sr4、sr7，第二级联组zgoa2包括移位寄存器sr2、sr5、sr8，第三级联组zgoa3包括移位寄存器sr3、sr6、sr9。即，第一级联组zgoa1中的各移位寄存器分别与红色子像素耦接的栅线(即ga1、ga4、ga7)耦接，第二级联组zgoa2中的各移位寄存器分别与绿色子像素耦接的栅线(即ga2、ga5、ga8)耦接，第三级联组zgoa3中的各移位寄存器分别与蓝色子像素耦接的栅线(即ga3、ga6、ga9)耦接。
76.示例性地，如图6至图7c所示，显示面板还包括：第一帧起始信号线stv1；多个级联组耦接同一第一帧起始信号线stv1。即第一级联组zgoa1、第二级联组zgoa2以及第三级联组zgoa3均与第一帧起始信号线stv1耦接。其中，第一级联组zgoa1的移位寄存器sr1的输入信号端ip与第一帧起始信号线stv1stv1耦接。移位寄存器sr4的输入信号端ip与移位寄存器sr1的级联输出端co耦接，移位寄存器sr1的复位信号端re与移位寄存器sr4的级联输出端co耦接。移位寄存器sr7的输入信号端ip与移位寄存器sr4的级联输出端co耦接，移位寄存器sr4的复位信号端re与移位寄存器sr7的级联输出端co耦接。且移位寄存器sr1的驱动输出端go与栅线ga1耦接，移位寄存器sr4的驱动输出端go与栅线ga4耦接，移位寄存器sr7的驱动输出端go与栅线ga7耦接。
77.以及，第二级联组zgoa2的移位寄存器sr2的输入信号端ip与第一帧起始信号线stv1stv1耦接。移位寄存器sr5的输入信号端ip与移位寄存器sr2的级联输出端co耦接，移位寄存器sr2的复位信号端re与移位寄存器sr5的级联输出端co耦接。移位寄存器sr8的输入信号端ip与移位寄存器sr5的级联输出端co耦接，移位寄存器sr5的复位信号端re与移位寄存器sr8的级联输出端co耦接。且移位寄存器sr2的驱动输出端go与栅线ga2耦接，移位寄存器sr5的驱动输出端go与栅线ga5耦接，移位寄存器sr8的驱动输出端go与栅线ga8耦接。
78.以及，第三级联组zgoa3的移位寄存器sr3的输入信号端ip与第一帧起始信号线stv1stv1耦接。移位寄存器sr6的输入信号端ip与移位寄存器sr3的级联输出端co耦接，移位寄存器sr3的复位信号端re与移位寄存器sr6的级联输出端co耦接。移位寄存器sr9的输入信号端ip与移位寄存器sr6的级联输出端co耦接，移位寄存器sr6的复位信号端re与移位寄存器sr9的级联输出端co耦接。且移位寄存器sr3的驱动输出端go与栅线ga3耦接，移位寄存器sr6的驱动输出端go与栅线ga6耦接，移位寄存器sr9的驱动输出端go与栅线ga9耦接。
79.在本公开一些实施例中，不同级联组耦接不同的信号传输线，多条信号传输线包括多条时钟信号线，多条时钟信号线分为多个时钟线组，每个时钟线组包括至少两条时钟信号线；一个级联组与一个时钟线组中的时钟信号线耦接，且控制信号包括时钟信号。示例性地，不同时钟信号线传输不同时序的时钟信号，且不同级联组耦接不同的时钟信号线。例如，第一级联组zgoa1耦接时钟信号线cks1～cks2，第二级联组zgoa2耦接时钟信号线cks3～cks4，第三级联组zgoa3耦接时钟信号线cks5～cks6。示例性地，如图6至图7c所示，第6k-5级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks1耦接，第6k-4级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks2耦接，第6k-3级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks3耦接，第6k-2级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks4耦接，第6k-1级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks5耦接，第6k级移位寄存器sr8k-5的时钟信号端clk与时钟信号线cks6耦接，k为大于0整数。
80.在本公开一些实施例中，可以将部分级联组设置于多条栅线的第一端，另一部分级联组设置于多条栅线的第二端。例如，将第一级联组zgoa1和第一级联组zgoa1设置于多条栅线的第一端，第二级联组zgoa2设置于多条栅线的第二端。
81.在本公开一些实施例中，也可以将所有级联组设置于多条栅线的同一端。例如他，也可以将第一级联组zgoa1至第三级联组zgoa3均位于多条栅线的同一端。示例性地，可以将第一级联组zgoa1至第三级联组zgoa3均位于多条栅线的左侧。
82.在本公开一些实施例中，也可以使各移位寄存器包括设置于同一栅线的第一端的左侧移位寄存器和设置于第二端的右侧移位寄存器，与同一栅线耦接的左侧移位寄存器和右侧移位寄存器同时输出信号。示例性地，第一级移位寄存器sr1设置了两个，一个为左侧移位寄存器sr1，另一个为右侧移位寄存器sr1。且左侧移位寄存器sr1和右侧移位寄存器sr1同时向栅线ga1输入信号。第二级移位寄存器sr2也设置了两个，一个为左侧移位寄存器sr2，另一个为右侧移位寄存器sr2。且左侧移位寄存器sr2和右侧移位寄存器sr2同时向栅线ga2输入信号。第三级移位寄存器sr3也设置了两个，一个为左侧移位寄存器sr3，另一个为右侧移位寄存器sr3。且左侧移位寄存器sr3和右侧移位寄存器sr3同时向栅线ga3输入信号。其余同理，可依此类推，在此不作赘述。
83.在本公开实施例提供的显示面板中的栅极驱动电路，以图6至图7c所示的结构为例时，在采用第一驱动模式时，对应的信号时序图，如图8所示。其中，cks1_1代表时钟信号线cks1上的时钟信号，cks2_1代表时钟信号线cks2上的时钟信号，cks3_1代表时钟信号线cks3上的时钟信号，cks4_1代表时钟信号线cks4上的时钟信号，cks5_1代表时钟信号线cks5上的时钟信号，cks6_1代表时钟信号线cks6上的时钟信号，stv1_1代表第一帧起始信号线stv1上的信号。ga1_1代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_1代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_1代
表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_1代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_1代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_1代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_1代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_1代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_1代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第一驱动模式时，在一个显示帧中，对时钟信号线cks1～cks6分别加载信号cks1_1～cks6_1，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出信号ga1_1、ga4_1、ga7_1，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出信号ga2_1、ga5_1、ga8_1，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出信号ga3_1、ga6_1、ga9_1。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的子像素充电，即使每一个子像素充电，从而可以采用红绿蓝混色，实现彩色显示。
84.在本公开一些实施例中，在采用第二驱动模式时，设定级联组为第一级联组、第二级联组以及第三级联组中的一个。即，一个显示帧中，控制一个级联组工作。示例性地，在采用第二驱动模式时，在连续的多个显示帧的每一个显示帧中，设定级联组为对应同一颜色子像素的级联组。例如，在采用第二驱动模式时，在连续的多个显示帧的每一个显示帧中，均控制第一级联组工作，以使显示面板显示第一颜色单色画面(如红色单色画面)。或者，在采用第二驱动模式时，在连续的多个显示帧的每一个显示帧中，均控制第二级联组工作，以使显示面板显示第二颜色单色画面(如绿色单色画面)。或者，在采用第二驱动模式时，在连续的多个显示帧的每一个显示帧中，均控制第三级联组工作，以使显示面板显示第三颜色单色画面(如蓝色单色画面)。
85.示例性地，在采用第二驱动模式时，在连续的多个显示帧中，设定级联组为根据对应第一颜色子像素的级联组、对应第二颜色子像素的级联组、对应第三颜色子像素的级联组的依次重复的级联组。例如，连续的多个显示帧中相邻的三个显示帧中，第一个显示帧中控制第一级联组工作，以使显示面板显示第一颜色单色画面(如红色单色画面)，第二个显示帧中控制第二级联组工作，以使显示面板显示第二颜色单色画面(如绿色单色画面)，第三个显示帧中控制第三级联组工作，以使显示面板显示第三颜色单色画面(如蓝色单色画面)。
86.在本公开实施例提供的显示面板中的栅极驱动电路，以图6至图7c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示红色单色画面，对应的信号时序图，如图9a所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv1_2代表第一帧起始信号线stv1上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移
位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks1～cks2加载时钟信号cks1_2～cks2_2，对时钟信号线cks3～cks6加载低电平的截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出低电平的截止信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出低电平的截止信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的红色子像素充电，即使每一个红色子像素充电，从而实现红色单色画面显示。
87.在本公开实施例提供的显示面板中的栅极驱动电路，以图6至图7c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示绿色单色画面，对应的信号时序图，如图9b所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv1_2代表第一帧起始信号线stv1上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks3～cks4加载时钟信号cks3_2～cks4_2，对时钟信号线cks1～cks2、cks5～cks6加载低电平的截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出低电平的截止信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出低电平的截止信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的绿色子像素充电，即使每一个绿色子像素充电，从而实现绿色单色画面显示。
88.在本公开实施例提供的显示面板中的栅极驱动电路，以图6至图7c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示红色单色画面，对应的信号时序图，如图9c所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv1_2代表第一帧起始信号线stv1上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输
入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks5～cks6加载时钟信号cks5_2～cks6_2，对时钟信号线cks1～cks4加载低电平的截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出低电平的信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出低电平的截止信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的蓝色子像素充电，即使每一个蓝色子像素充电，从而实现蓝色单色画面显示。
89.综上，本公开实施例提供的上述驱动方法，由于红色子像素、绿色子像素以及蓝色子像素这三种颜色均可由不同时钟线组和不同级联组独立控制，在显示面板显示红色单色画面、绿色单色画面以及蓝色单色画面时，取消其他两个时钟线组的时钟信号输出，并使其他两个时钟线组保持低电平状态。可实现单色画面下数据电压由重载驱动向轻载驱动的转变，降低显示面板显示红色单色画面、绿色单色画面以及蓝色单色画面时的功耗、提高充电率以及降低检测横纹问题。
90.本公开实施例提供了显示面板的另一些结构示意图，如图10所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
91.在本公开一些实施例中，如图10所示，多条信号传输线还包括多条第二帧起始信号线。多个级联组与多条第二帧起始信号线一一对应耦接，控制信号包括帧起始信号。即，多条信号传输线还包括多条时钟信号线和多条第二帧起始信号线。控制信号包括时钟信号和帧起始信号。
92.在本公开实施例提供的显示面板中的栅极驱动电路，以图10至图11c所示的结构为例时，在采用第一驱动模式时，对应的信号时序图，如图12所示。其中，cks1_1代表时钟信号线cks1上的时钟信号，cks2_1代表时钟信号线cks2上的时钟信号，cks3_1代表时钟信号线cks3上的时钟信号，cks4_1代表时钟信号线cks4上的时钟信号，cks5_1代表时钟信号线cks5上的时钟信号，cks6_1代表时钟信号线cks6上的时钟信号，stv2_1代表第二帧起始信号线stv2上的信号，stv3_1代表第二帧起始信号线stv3上的信号，stv4_1代表第二帧起始信号线stv4上的信号。ga1_1代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_1代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_1代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_1代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_1代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_1代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_1代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7
上的信号，ga8_1代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_1代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第一驱动模式时，在一个显示帧中，对时钟信号线cks1～cks6分别加载信号cks1_1～cks6_1，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出信号ga1_1、ga4_1、ga7_1，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出信号ga2_1、ga5_1、ga8_1，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出信号ga3_1、ga6_1、ga9_1。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的子像素充电，即使每一个子像素充电，从而可以采用红绿蓝混色，实现彩色显示。
93.在本公开一些实施例中，在采用第二驱动模式时，在一个显示帧中，对设定级联组耦接的第二帧起始信号线加载帧起始信号，且对其余级联组耦接的第二帧起始信号线加载截止信号，对每一条时钟信号线加载时钟信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描。
94.在本公开实施例提供的显示面板中的栅极驱动电路，以图10至图11c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示红色单色画面，对应的信号时序图，如图13a所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv2_2代表第二帧起始信号线stv2上的信号，stv3_2代表第二帧起始信号线stv3上的信号，stv4_2代表第二帧起始信号线stv4上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks1～cks6加载时钟信号cks1_2～cks6_2，对第二帧起始信号线stv2加载帧起始信号，对第二帧起始信号线stv3～stv4加载截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出低电平的截止信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出低电平的截止信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的红色子像素充电，即使每一个红色子像素充电，从而实现红色单色画面显示。
95.在本公开实施例提供的显示面板中的栅极驱动电路，以图10至图11c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示绿色单色画面，对应的信号时序图，如图13b所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上
的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv2_2代表第二帧起始信号线stv2上的信号，stv3_2代表第二帧起始信号线stv3上的信号，stv4_2代表第二帧起始信号线stv4上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks1～cks6加载时钟信号cks1_2～cks6_2，对第二帧起始信号线stv3加载帧起始信号，对第二帧起始信号线stv2、stv4加载截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出低电平的截止信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出低电平的截止信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的绿色子像素充电，即使每一个绿色子像素充电，从而实现绿色单色画面显示。
96.在本公开实施例提供的显示面板中的栅极驱动电路，以图10至图11c所示的结构为例时，在采用第二驱动模式时，驱动显示面板显示红色单色画面，对应的信号时序图，如图13c所示。其中，cks1_2代表时钟信号线cks1上的时钟信号，cks2_2代表时钟信号线cks2上的时钟信号，cks3_2代表时钟信号线cks3上的时钟信号，cks4_2代表时钟信号线cks4上的时钟信号，cks5_2代表时钟信号线cks5上的时钟信号，cks6_2代表时钟信号线cks6上的时钟信号，stv2_2代表第二帧起始信号线stv2上的信号，stv3_2代表第二帧起始信号线stv3上的信号，stv4_2代表第二帧起始信号线stv4上的信号。ga1_2代表第一级移位寄存器sr1的驱动输出端go输入到栅线ga1上的信号，ga2_2代表第二级移位寄存器sr2的驱动输出端go输入到栅线ga2上的信号，ga3_2代表第三级移位寄存器sr3的驱动输出端go输入到栅线ga3上的信号，ga4_2代表第四级移位寄存器sr4的驱动输出端go输入到栅线ga4上的信号，ga5_2代表第五级移位寄存器sr5的驱动输出端go输入到栅线ga5上的信号，ga6_2代表第六级移位寄存器sr6的驱动输出端go输入到栅线ga6上的信号，ga7_2代表第七级移位寄存器sr7的驱动输出端go输入到栅线ga7上的信号，ga8_2代表第八级移位寄存器sr8的驱动输出端go输入到栅线ga8上的信号，ga9_2代表第八级移位寄存器sr9的驱动输出端go输入到栅线ga9上的信号。在采用第二驱动模式时，对时钟信号线cks1～cks6加载时钟信号cks1_2～cks6_2，对第二帧起始信号线stv4加载帧起始信号，对第二帧起始信号线stv2～stv3加载截止信号，控制第一级联组zgoa1中的移位寄存器单元对耦接的栅线ga1、ga4、ga7输出低电平的信号ga1_2、ga4_2、ga7_2，控制第二级联组zgoa2中的移位寄存器单元对耦接的栅线ga2、ga5、ga8输出低电平的截止信号ga2_2、ga5_2、ga8_2，控制第三级联组zgoa3中的移位寄存器单元对耦接的栅线ga3、ga6、ga9输出信号ga3_2、ga6_2、ga9_2。并且，在对栅线进行扫描时，源极驱动电路还对每一条数据线输入相应的数据电压，使对应的蓝色子像
素充电，即使每一个蓝色子像素充电，从而实现蓝色单色画面显示。
97.在本公开另一些实施例中，在采用第二驱动模式时，在一个显示帧中，对设定级联组耦接的第二帧起始信号线加载帧起始信号，且对其余级联组耦接的第二帧起始信号线加载截止信号，对设定级联组耦接的时钟信号线加载时钟信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的时钟信号线加载截止信号。示例性地，以图10至图11c所示的结构为例，第二帧起始信号线加载信号的方式可以参照图13a至图13c，在此不作赘述。以及，以图10至图11c所示的结构为例，时钟信号线加载信号的方式可以参照图9a至图9c，在此不作赘述。
98.在本公开又一些实施例中，在采用第二驱动模式时，在一个显示帧中，对每一条第二帧起始信号线加载帧起始信号，对设定级联组耦接的时钟信号线加载时钟信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的时钟信号线加载截止信号。示例性地，以图10至图11c所示的结构为例，第二帧起始信号线加载信号的方式可以参照图12，在此不作赘述。以及，以图10至图11c所示的结构为例，时钟信号线加载信号的方式可以参照图9a至图9c，在此不作赘述。
99.本公开实施例提供了显示面板的又一些结构示意图，如图14所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
100.在本公开一些实施例中，如图14所示，显示面板还包括多个检测单元300、检测输入信号线以及检测控制信号线sw；其中，检测单元300的控制端与检测控制信号线sw，检测单元300的输入端与检测输入信号线，一个检测单元300的输出端与一条数据线耦接。示例性地，如图14所示，数据线da1～da6分别一一对应耦接一个检测单元300。可选地，检测单元300包括检测晶体管ms，检测晶体管ms的控制端作为检测单元300的控制端，检测晶体管ms的第一端作为检测单元300的输入端，检测晶体管ms的第二端作为检测单元300的输出端。检测控制信号线sw为一条，所有检测晶体管的控制端与该检测控制信号线sw耦接。检测输入信号线为两条：第一检测输入信号线do和第二检测输入信号线de，部分检测晶体管的第一端与第一检测输入信号线do耦接，其余部分检测晶体管的第一端与第二检测输入信号线de耦接。可选地，与第一检测输入信号线do耦接的检测晶体管对应的数据线和与第二检测输入信号线de耦接的检测晶体管对应的数据线交替排列。例如，与第一检测输入信号线do耦接的检测晶体管对应的数据线为第奇数条数据线，与第二检测输入信号线de耦接的检测晶体管对应的数据线为第偶数条数据线。
101.在本公开一些实施例中，驱动方法还包括：在采用第三驱动模式时，在一个显示帧中，以多个级联组中的一个为设定级联组，对设定级联组耦接的信号传输线加载控制信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的信号传输线加载截止信号，以及，对检测控制信号线sw加载开启信号，对检测输入信号线加载检测电压，使对应的子像素充电。
102.图14所示的显示面板，其栅极驱动电路的结构可以如图6所示。示例性地，结合图6与图14所示，信号传输线包括时钟信号线。在采用第三驱动模式时，对应的信号时序图可以如图9a至图9c所示。在采用第三驱动模式时，控制第一级联组至第三级联组中移位寄存器工作的过程，可以参照上述实施例，在此不作赘述。并且，在对栅线进行扫描时，对检测控制
信号线sw加载开启信号，对第一检测输入信号线do和第二检测输入信号线de分别加载检测电压，从而使检测电压输入到数据线上，进而使对应的子像素充电。
103.图14所示的显示面板，其栅极驱动电路的结构可以如图10所示。示例性地，结合图10与图14所示，信号传输线包括时钟信号线和帧起始信号线。在采用第三驱动模式时，对应的信号时序图可以如图13a至图13c所示。在采用第三驱动模式时，控制第一级联组至第三级联组中移位寄存器工作的过程，可以参照上述实施例，在此不作赘述。并且，在对栅线进行扫描时，对检测控制信号线sw加载开启信号，对第一检测输入信号线do和第二检测输入信号线de分别加载检测电压，从而使检测电压输入到数据线上，进而使对应的子像素充电。
104.基于相同构思，本公开实施例还提供了显示装置，该显示装置包括：显示面板和时序控制器。其中，显示面板，包括：多个不同颜色的子像素、多条栅线、与多条栅线分别耦接的栅极驱动电路、与栅极驱动电路耦接的多条信号传输线；其中，同一行子像素的颜色相同，一行子像素耦接一条栅线，栅极驱动电路包括多个移位寄存器，一个移位寄存器的驱动输出端耦接一条栅线，将多个移位寄存器分为多个级联组，同一级联组中的移位寄存器耦接的栅线对应子像素的颜色相同，且同一级联组中的移位寄存器级联设置，不同级联组耦接不同的信号传输线。
105.以及，时序控制器被配置为在采用第一驱动模式时，在一个显示帧中，对多条信号传输线中的每一条信号传输线加载不同的控制信号，控制各级联组顺序工作且同一级联组中的各移位寄存器对耦接的栅线逐行扫描，对多条栅线逐行扫描；在采用第二驱动模式时，在一个显示帧中，以多个级联组中的一个为设定级联组，对设定级联组耦接的信号传输线加载控制信号，控制设定级联组中的各移位寄存器对耦接的栅线逐行扫描，并对多个级联组中除设定级联组之外的其余级联组耦接的信号传输线加载截止信号。
106.需要说明的是，该显示装置的工作原理和具体实施方式与上述实施例中显示面板的驱动方法的原理和实施方式相同，因此，该显示装置的工作方法可参见上述实施例中驱动方法的具体实施方式进行实施，在此不再赘述。
107.在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
108.本公开实施例提供的显示面板的驱动方法及显示装置，通过在一个显示帧内设置扫描阶段和触控阶段，可以使显示面板实现显示和触控分时进行的功能。并且，由于在触控阶段结束后的下一个扫描阶段中，控制一个新的级联组对耦接的栅线进行扫描，可以避免现有技术中由于逐行扫描时中间暂停移位寄存器扫描后再开启扫描而出现显示横纹的问题。以及，本公开实施例通过将其他集成功能预留扫描时间，插在显示扫描阶段之间，避免长时间显示电平的漏电问题。
109.本领域内的技术人员应明白，本公开的实施例可提供为方法、系统、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
110.本公开是参照根据本公开实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
111.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
112.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
113.尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
114.显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。