显示面板及其制作方法和驱动方法、以及显示装置与流程

1.本技术涉及显示技术领域，特别是涉及一种显示面板及其制作方法和驱动方法、以及显示装置。


背景技术：

2.目前随着屏显技术的发展，fdc(full display with camera)技术以及低频产品成为了引领技术潮流的技术方向。fdc技术是指取消屏幕上前置摄像头的摄像孔，将前置摄像头内置在显示屏幕下方的技术方案，设置屏下摄像头的区域也称为fdc区。
3.但是目前，fdc区由于需要使用透明金属氧化物走线将像素电路与像素单元的阳极连接，走线寄生电容较大，电容充电不满则会导致显示不均(mura)问题。


技术实现要素：

4.为了解决上述问题至少之一，本技术第一个方面提供一种显示面板，包括：形成在基板上的第一显示区、第二显示区以及非显示区，
5.第一显示区包括：第一像素单元和第一阴极，
6.第二显示区包括：与第一阴极电隔离的第二阴极，
7.非显示区包括：第一驱动电路和第二驱动电路，第一驱动电路向第一阴极提供第一阴极信号，第二驱动电路向第二阴极提供第二阴极信号，
8.其中，第二阴极信号与第一阴极信号不同。
9.在一些可选的实施例中，其中，第二阴极信号大于第一阴极信号。
10.在一些可选的实施例中，第一显示区包括n行第一像素单元和n个第一阴极，每行第一像素单元共用一个第一阴极，第一像素单元在发光控制信号控制下发光，
11.第一驱动电路包括：级联的n个移位寄存器单元，用于向n个第一阴极逐行输出n个第一阴极信号，
12.其中，在一帧画面内，第一阴极信号在其对应行第一像素单元接入的发光控制信号的第一个有效电平的时间段内为第一电平，其余时间段为第二电平，第一电平大于第二电平，
13.其中，n为大于等于2的自然数。
14.在一些可选的实施例中，包括依次层叠设置在基板上的驱动电路层和像素单元层，第一驱动电路设置在驱动电路层中，
15.第一驱动电路通过第一阴极走线向第一阴极输出第一阴极信号，其中，
16.第一阴极走线与驱动电路层中的源漏金属层同层设置或者与源漏金属层上的金属走线层同层设置。
17.在一些可选的实施例中，包括依次层叠设置在基板上的驱动电路层和像素单元层，第二显示区包括多个第二像素单元，第一像素单元和第二像素单元设置在像素单元层中，
18.第一像素单元包括依次形成在驱动电路层上的第一阳极、第一发光层和第一阴极，
19.第二像素单元包括依次形成在驱动电路层上的第二阳极、第二发光层和第二阴极，
20.第一阴极和第二阴极同层设置且电隔离。
21.在一些可选的实施例中，移位寄存器单元包括：
22.输入电路，与输入端和上拉节点电连接，被配置为在输入端的输入信号控制下将输入信号传输至上拉节点；
23.上拉电路，与上拉节点、时钟信号端和输出端电连接，被配置为在上拉节点的电位的控制下将时钟信号端的时钟信号输出至输出端；以及
24.第一复位电路，与上拉节点、第一复位信号端和第一电源信号端电连接，被配置为在第一复位信号端的信号控制下通过第一电源信号端的第一电源信号下拉上拉节点的电位。
25.在一些可选的实施例中，移位寄存器单元还包括：
26.第一下拉控制电路，与第二电源信号端和第一下拉节点电连接，被配置为在第二电源信号端的第二电源信号的控制下将第二电源信号传输至第一下拉节点；
27.第一下拉电路，与第一下拉节点、上拉节点和第一电源信号端电连接，被配置为在上拉节点的电位的控制下通过第一电源信号下拉第一下拉节点的电位；以及
28.第一降噪电路，与上拉节点、第一下拉节点和第二电源信号端电连接，被配置为在第一下拉节点的控制下通过第二电源信号下拉上拉节点的电位。
29.在一些可选的实施例中，其中，
30.输入电路包括第一晶体管，第一晶体管的第一端和控制端接入输入信号，第二端电连接至上拉节点；
31.上拉电路包括第二晶体管和第一存储电容，第二晶体管的第一端接入时钟信号，第二端电连接至输出端，控制端电连接至上拉节点，第一存储电容的第一端电连接至上拉节点，第二端电连接至输出端；
32.第一复位电路包括第三晶体管，第三晶体管的第一端电连接至上拉节点，第二端电连接至第一电源信号端，控制端电连接至第一复位信号端；
33.第一下拉控制电路包括第四晶体管，第四晶体管的第一端和控制端电连接至第二电源信号端，第二端电连接至第一下拉节点；
34.第一下拉电路包括第五晶体管，第五晶体管的第一端电连接至第一下拉节点，第二端电连接至第一电源信号端，控制端电连接至上拉节点；
35.第一降噪电路包括第六晶体管，第六晶体管的第一端电连接至上拉节点，第二端电连接至第一电源信号端，控制端电连接至第一下拉节点。
36.在一些可选的实施例中，其中，第n级移位寄存器单元的输入端与第n-1级移位寄存器单元的输出端电连接，第m级移位寄存器单元的第一复位信号端与第m+1级移位寄存器单元的输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
37.第1级移位寄存器单元的输入端电连接至起始信号端，第n级移位寄存器单元的第一复位信号端电连接至截止信号端。
38.本技术第二方面提供一种显示装置，包括如上文所述的显示面板。
39.本技术第三方面提供一种如上文所述的显示面板的制作方法，包括：
40.在基板上形成第一显示区、第二显示区以及非显示区，
41.第一阴极和第二阴极同层设置且电隔离。
42.本技术第四方面提供一种使用如上文所述的显示面板的驱动方法，以如下阶段驱动移位寄存器单元：
43.在第一阶段，向输入端提供高电平信号作为输入信号，输入电路将输入信号传输至上拉节点以拉高上拉节点的电位；
44.在第二阶段，输出电路在上拉节点的电位的控制下将时钟信号传输至输出端，传输至输出端的时钟信号电平为第一电平，第二阶段的时间段为一帧画面内，移位寄存器单元向对应行第一像素单元输出的发光控制信号的第一个有效电平的时间段；
45.在第三阶段，第一复位电路在第一复位信号端的第一复位信号控制下，通过第一电源信号端的第一电源信号对上拉节点和输出端进行复位，其中第一电源信号的电平为第二电平。
46.本技术的有益效果如下：
47.本技术针对目前现有的问题，制定一种移位寄存器单元及其驱动方法、栅极驱动电路、以及显示装置，通过设置包括第一阴极的第一显示区、包括第二阴极的第二显示区，第二阴极和第一阴极电隔离，且向第一阴极提供第一阴极信号、向第二阴极提供第二阴极信号的第二驱动电路，并设置第二阴极信号与第一阴极信号不同，使得显示区亮度均匀，提高显示效果，具有广阔的应用前景。
附图说明
48.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
49.图1示出一常规像素电路的示意性电路原理图；
50.图2示出图1所示像素电路中关键端口的时序图；
51.图3为相关技术中一帧画面内不同时间段的发光控制信号控制下像素单元输出亮度波形图；
52.图4为根据本技术一实施例的显示面板的示意性俯视图；
53.图5为根据本技术一实施例的显示面板中像素电路中关键端口的示意性时序图；
54.图6为根据本技术一实施例的显示面板的第一驱动电路中移位寄存器单元的示意性框图；
55.图7为根据本技术一实施例的显示面板的第一驱动电路中移位寄存器单元的示意性框图；
56.图8为根据本技术一实施例的第一驱动电路中移位寄存器单元的示意性电路原理图；以及
57.图9示出根据本技术实施例的移位寄存器单元中各关键信号的示意性时序图。
具体实施方式
58.为了更清楚地说明本技术，下面结合优选实施例和附图对本技术做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本技术的保护范围。
59.需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
60.另外，在本发明中，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过相同制备工艺(例如构图工艺等)形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。例如两个或更多个功能层同层设置指的是这些同层设置的功能层可以采用相同的材料层并利用相同制备工艺形成，从而可以简化显示基板的制备工艺。
61.在对本技术的实施例进行描述之前，首先结合像素电路结构特征对相关技术中的传统显示面板存在的问题进行进一步说明。
62.如图1所示，图中示出显示面板一种常用像素电路基本结构原理图。其中，晶体管t1为复位晶体管，晶体管t2为补偿晶体管，晶体管t3为驱动晶体管，晶体管t4为数据输入晶体管，晶体管t5和t6为发光控制晶体管，晶体管t7为重置晶体管。本像素电路示例中所有晶体管导通的有效控制端信号为低电平信号，结合图2所示，晶体管t4接收来自扫描信号端gate的扫描信号并将数据信号端v
data
的电压写入节点n2，同时晶体管t7接收的重置控制信号也为行扫描信号并将重置信号端vinit的电压写入节点n4，此时，通过重置电压将节点n4重置，驱动晶体管t3在晶体管t2的阈值补偿下导通；之后，发光控制信号端em接入的发光控制信号变为有效电平，晶体管t5和t6导通，控制像素单元oled发光。在将节点n4重置时理想状态下重置电压写入像素单元oled的阳极，然而节点n4到像素单元oled的阳极引线存在寄生电容c，重置电压向寄生电容充电，阳极的电压为电容极板电压，在寄生电容充满电且寄生电容容值一致的情况下像素单元oled的显示效果才是均匀的。
63.但是，当显示面板包括fdc区时，由于fdc区为透明区，阳极引线通常采用金属氧化物(例如，氧化铟锡ito)，阳极引线的寄生电容c较大，远大于围绕fdc区的常规显示区阳极引线的寄生电容c，相同的电路条件下，易导致fdc区的寄生电容c充电不满，从而会造成严重的显示不均(mura)问题。
64.相关技术中，常用的改善方法是拉高重置电压vinit，在重置阶段给节点n4与阳极之间的寄生电容c提前充电；但是，由于fdc区和常规显示区的阳极引线的寄生电容c不同，然而两个区域却接入相同的重置电压以及相同的阴极电压(对应阴极电压端elvss)，虽然拉高重置电压能够使fdc区节点n4与阳极之间的寄生电容c达到饱和改善mura，但是同样会导致常规显示区像素单元oled器件的阳极过度抬高而在重置阶段就提前点亮，而若考虑常规显示区而降低重置电压则又会减慢fdc区寄生电容c的充电速度而无法实现改善mura的目的。
65.另外一方面，在一帧画面中，为了控制像素单元的灰阶显示，往往通过控制发光控制信号的有效电平时长(或者说有效电平的时间段个数)来实现。参照图3所示的电路仿真波形图可见，在一帧画面中，发光控制晶体管每次打开时亮度并不相同，特别是首次开启(对应第一个有效电平的时间段)前，重置电压vinit已经将节点n4重置，导致第一个有效电平的时间段像素单元oled的亮度较高，随后的有效电平亮度较低，图中也可看到更高的亮度尖峰对应的是发光控制信号的第一个有效电平的时间段，其余较为平均的尖峰为后续有效电平的时间段，直到下一帧画面时扫描信号来临又会对节点n4进行一次重置，则又会出现一个高亮度的尖峰，如此循环。这样的现象在肉眼看来就会出现频繁的闪烁，特别是低频显示或静态显示时，闪烁更为明显。
66.基于以上问题至少之一，参照图4所示，本技术实施例提供一种显示面板1，包括：形成在基板上的第一显示区aa1、第二显示区aa2以及非显示区na，
67.第一显示区aa1包括：第一像素单元(未示出)和第一阴极11，
68.第二显示区aa2包括：与第一阴极11电隔离的第二阴极12，
69.非显示区na包括：第一驱动电路13和第二驱动电路14，第一驱动电路13向第一阴极11提供第一阴极信号，第二驱动电路14向第二阴极12提供第二阴极信号，
70.其中，第二阴极信号与第一阴极信号不同。
71.在本实施例中，通过设置包括第一阴极的第一显示区、包括第二阴极的第二显示区，第二阴极和第一阴极电隔离，且向第一阴极提供第一阴极信号、向第二阴极提供第二阴极信号的第二驱动电路，并设置第二阴极信号与第一阴极信号不同，从而能够避免显示不均，提高显示效果，具有广阔的应用前景。
72.为了详细说明本技术实施例中的显示面板的结构和功能优势，下面结合具体示例详细进行说明。
73.在一具体的示例中，继续参照图4所示，显示面板1包括形成在基板上的第一显示aa1、第二显示区aa2和非显示区na，图中为了清楚附图标记指出第一显示区aa1和第二显示区aa2的边界范围，另外，虽然未示出，基板的外边界可以与非显示区na的外边界范围一致或者略大于非显示区na的外边界。
74.在本示例中，第一显示区aa1可以为fdc区，第二显示区aa2可以为围绕第一显示区aa1的常规显示区，这种情况下，第一显示区aa1可以为透明显示区。尽管未示出，第一显示区aa1中包括阵列排布的第一像素单元，第二显示区aa2包括阵列排布的第二像素单元，第一像素单元的密度可以小于第二像素单元的密度。另外，本领域技术人员应理解，本技术并不旨在限制第一显示区和第二显示区的类型，除本示例外能够通过满足本技术实施例的结构和功能的显示面板均是可以的。需要说明的是，本技术并不旨在限定第一显示区和第二显示区之间的相对位置，在实际产品中，第一显示区和第二显示区的位置可以根据需要设置。
75.还需要说明的是，上述第一像素单元和第二像素单元的结构包括多种，可以根据实际需要选择设置。例如，第一像素单元和第二像素单元可以为oled、量子点发光二极管(quantum dot light emitting diodes，简称qled)或微发光二极管(micro light emitting diodes，简称micro led)等。
76.特别地，继续参照图4所示，第一显示区aa1还包括第一阴极11，第二显示区aa2还
包括第二阴极12，第一阴极11和第二阴极12电隔离。非显示区na包括第一驱动电路13和第二驱动电路14，其中，第一驱动电路11向第一阴极11提供第一阴极信号，第二驱动电路14向第二阴极12提供第二阴极信号，也就是说，通过设置第一阴极11和第二阴极12电隔离，能够使第一阴极11和第二阴极12被单独的电路独立驱动。在本技术的实施例中，第二阴极信号大于第一阴极信号。在本技术的实施例中并不旨在对第二驱动电路14的结构和形式进行限定，只要能够提供大于第一阴极信号的电压即可，当然该电压通常为负值，第二驱动电路14具体可以为能够提供第二阴极信号以及其他电源信号的驱动芯片。
77.通过以上设置，利用电隔离的第一阴极11和第二阴极12，以独立的第一驱动电路13向第一阴极11提供第一阴极信号，以另一第二驱动电路14向第二阴极12提供比第一阴极信号大的第二阴极信号，从而能够使得在不必拉高由总线提供的同一置位电压的情况下，通过设置第二阴极信号比第一阴极信号更负，从而第一显示区aa1的像素电路中节点n4与第一阴极11之间的压差大于第二显示区aa2的像素电路中节点n4与第二阴极12之间的压差，使得第一显示区aa1中容值更大的寄生电容能够充分充满而同时又不会使第二显示区aa2的第二像素单元提前点亮，也就是在避免第一显示区aa1中的显示不均(mura)的同时不影响第二显示区aa2的显示，提高显示面板的显示效果。
78.具体地，显示面板1包括依次层叠设置在基板上的驱动电路层和像素单元层，第一驱动电路设置在驱动电路层中。继续参照图4所示，第一驱动电路13通过第一阴极走线15向第一阴极11输出第一阴极信号。可选地，第一阴极走线15与驱动电路层中的源漏金属层同层(sd1层)设置或者与源漏金属层上的金属走线层(sd2层)同层设置。而第二阴极走线16可以为与第二阴极12同一层设置的低电位走线或者设置在第二阴极12外围的其他层低电位走线，如图4中所示，第二阴极走线16通常设置为与第二阴极12整面搭接，而具体设置位置和形式本技术不作具体限定，只要第二阴极走线16能够与第一阴极走线15电隔离即可。
79.更为具体地，第一显示区aa1的第一像素单元和第二显示区aa2的第二像素单元均设置在像素单元层中。第一像素单元包括依次形成在驱动电路层上的第一阳极、第一发光层和第一阴极，第二像素单元包括依次形成在驱动电路层上的第二阳极、第二发光层和第二阴极，第一阴极和第二阴极同层设置且电隔离。其中可选地，第一阴极11和第二阴极12的材料为镁或银，第一阴极11和第二阴极12是可透光的。
80.另外，还需要说明的是，当第一显示区aa1为fdc区时，第一显示区aa1的像素电路通过第一阳极走线(未示出)向对应第一像素单元的阳极提供阳极信号，第一阳极走线的材料为透明金属氧化物，例如氧化铟锡(ito)，第一阳极走线与驱动电路层中的源漏金属层同层设置或者与源漏金属层上的金属走线层同层设置。当然，第一阳极走线也应与第一阴极走线电隔离，在此不作赘述。
81.考虑到在一帧画面中，发光控制信号中第一个有效电平的时间段，其他有效电平时间段，像素单元具有更高的亮度尖峰，导致在肉眼看来出现闪烁，特别是低频显示或静态显示时，闪烁更为明显。
82.在另一些可选的实施例中，考虑到以上问题，第一显示区aa1包括n行第一像素单元和n个第一阴极11，每行第一像素单元共用一个第一阴极，第一像素单元在发光控制信号控制下发光，第一驱动电路13包括：级联的n个移位寄存器单元，用于向n个第一阴极11逐行输出n个第一阴极信号。
83.其中，参照图5所示，在一帧画面内，第一阴极信号在其对应行第一像素单元接入的发光控制信号的第一个有效电平的时间段内为第一电平(例如，-2.5v)，其余时间段为第二电平(-3v)，第一电平大于第二电平，其中，n为大于等于2的自然数。
84.通过该设置，能够利用移位寄存器的结构特征，采用逐行扫描的方式向第一阴极11提供第一阴极信号，并且通过设置在发光控制信号的第一个有效电平的时间段内为第一电平，其余时间段为比第一电平小的第二电平，从而能够通过使得第一个有效电平的时间段内第一像素单元的阴极与阳极之间的电平相对于其余时间段更小，从而降低在第一个有效电平时间段内第一像素单元的亮度，从而避免画面的闪烁，提高显示效果。
85.需要说明的是，以下实施例所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本技术实施例中，为区分晶体管的源极和漏极，将其中一极称为第一端，另一极称为第二端，栅极称为控制端。此外按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以n型晶体管进行说明的，当采用n型晶体管时，第一端为n型晶体管的漏极，第二端为n型晶体管的源极，栅极输入高电平时，源漏极导通，p型相反，栅极输入低电平时，源漏极导通。可以想到的是采用p型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本技术实施例的保护范围内的。
86.还需要说明的是，图5给出的第一电平和第二电平的示例并不是限制性的，其旨在于说明第一电平和第二电平之间的关系，具体的电平值应根据像素电路需要的具体阴极电压值而定，例如第一电平和第二电平也可以分别为-6v和-7v，或者为其他数值组合，在此不再赘述。
87.另外本领域技术人员还应理解，第一电平和第二电平是在满足第一阴极信号小于第二阴极信号的情况下设置的，当示例中第一电平为-2.5v，第二电平为-3v时，第二阴极信号的电平应为大于-2.5v的值，当第一电平和第二电平分别为-6v和-7v时，第二阴极信号的电平为大于-6v的值，或者第二阴极信号为对应于其他第一电平和第二电平组合而设置的其他大于第一电平的值，在此也不再赘述。
88.可选地，能够实现以上第一驱动电路结构的最基本的移位寄存器单元的电路框图如图6所示，也就是，移位寄存器单元应包括：输入电路113、上拉电路123、以及第一复位电路133。
89.其中，输入电路113，与输入端input和上拉节点pu电连接，被配置为在输入端input的输入信号控制下将输入信号传输至上拉节点pu；上拉电路123，与上拉节点pu、时钟信号端clk和输出端out_n电连接，被配置为在上拉节点pu的电位的控制下将时钟信号端clk的时钟信号输出至输出端out_n；以及第一复位电路133，与上拉节点pu、第一复位信号端和第一电源信号端lvgl电连接，被配置为在第一复位信号端reset的信号控制下通过第一电源信号端lvgl的第一电源信号下拉上拉节点pu的电位。
90.具体地，为了实现第一驱动电路逐行扫描各个第一阴极11的功能，级联时，第n级移位寄存器单元的输入端应与第n-1级移位寄存器单元的输出端电连接，第m级移位寄存器单元的第一复位信号端应与第m+1级移位寄存器单元的输出端电连接，n大于1且小于等于n，m大于等于1且小于n；同时第1级移位寄存器单元的输入端电连接至起始信号端，第n级移位寄存器单元的第一复位信号端电连接至截止信号端。
91.通过以上方式，能够以下一级移位寄存器单元的输出信号复位当前级移位寄存器单元，并以上一级的输出信号启动下一级移位寄存器单元从而能够逐行开启移位寄存器单元并实现与em信号一致的逐行扫描输出。另外，本领域技术人员应理解，第一驱动电路的初始信号端的信号应为第一显示区aa1接入的第一阴极初始信号，截止信号端接入的信号也仅对应于第一显示区aa1的截止信号，该信号可以由控制第一显示区aa1的驱动芯片另行输出也可以采取能够满足以上输出功能的现有端口输出，在此不再赘述。
92.下面通过一更常用的示例，利用其框图及实现该框图的电路原理图详细描述第一驱动电路的结构和功能。
93.具体参照图7和图8所示，除输入电路113、上拉电路123以及第一复位电路133外，移位寄存器单元还可以包括第二复位电路143，该第二复位电路143与上拉节点pu、第一电源信号端lgvl、第二复位端t-rst电连接，配置为在第二复位端t-rst的第二复位信号控制下通过第一电源信号端lvgl的电压下拉上拉节点pu，该电路可以作为第一驱动电路13的全局复位电路使用，第二复位信号为全局复位信号。
94.另外，移位寄存器单元还可以包括：第一下拉控制电路153、第一下拉电路163、以及第一降噪电路173-1。
95.其中，第一下拉控制电路153，与第二电源信号端vddo和第一下拉节点pd1电连接，被配置为在第二电源信号端vddo的第二电源信号的控制下将第二电源信号传输至第一下拉节点pd1；第一下拉电路163，与第一下拉节点pd1、上拉节点pu和第一电源信号端lvgl电连接，被配置为在上拉节点pu的电位的控制下通过第一电源信号下拉第一下拉节点pd1的电位；以及第一降噪电路173-1，与上拉节点pu、第一下拉节点pd1和第二电源信号端vddo电连接，被配置为在第一下拉节点pd1的控制下通过第二电源信号下拉上拉节点pu的电位。其中，第一降噪电路173-1用于基于第一下拉节点pd1的控制通过第一电源信号端lvgl的第一电源信号下拉上拉节点pu，以对其进行降噪。
96.具体地，输入电路包括第一晶体管m1，第一晶体管m1的第一端和控制端接入输入信号，第二端电连接至上拉节点pu；上拉电路123包括第二晶体管m2和第一存储电容c1，第二晶体管m2的第一端接入时钟信号clk，第二端电连接至输出端out_n，控制端电连接至上拉节点pu，第一存储电容c1的第一端电连接至上拉节点pu，第二端电连接至输出端out_n；第一复位电路133包括第三晶体管m3，第三晶体管m3的第一端电连接至上拉节点pu，第二端电连接至第一电源信号端lvdl，控制端电连接至第一复位信号端reset。
97.第一下拉控制电路153包括第四晶体管m4，第四晶体管m4的第一端和控制端电连接至第二电源信号端vddo，第二端电连接至第一下拉节点pd1；第一下拉电路163包括第五晶体管m5，第五晶体管m5的第一端电连接至第一下拉节点，第二端电连接至第一电源信号端lvdl，控制端电连接至上拉节点pu；第一降噪电路173-1包括第六晶体管m6，第六晶体管m6的第一端电连接至上拉节点pu，第二端电连接至第一电源信号端lvdl，控制端电连接至第一下拉节点pd1。
98.进一步可选地，继续参照图7和图8所示，移位寄存器单元还可以同时包括两个下拉支路。即，在包括第一下拉控制电路153和第一下拉电路163的基础上，进一步包括第二下拉控制电路183和第二下拉电路193，另外包括利用第二个下拉支路对上拉节点pu进行降噪的第二降噪电路173-2。
99.其中，第二下拉控制电路183与第三电源信号端vdde和第二下拉节点pd2电连接，被配置为在第三电源信号端vdde的第三电源信号的控制下将第三电源信号传输至第二下拉节点pd2；第二下拉电路193与第二下拉节点pd2、上拉节点pu和第一电源信号端lvgl电连接，被配置为在上拉节点pu1的电位的控制下通过第一电源信号端lvgl的第一电源信号下拉第二下拉节点pd2；第二降噪电路173-2与第二下拉节点pd2、第一电源信号端lvdl和上拉节点pu电连接，配置为在第二下拉节点pd1的电位控制下通过第一电源信号端lvgl的电压下拉上拉节点pu。
100.具体地，第二下拉控制电路183包括第七晶体管m7，第七晶体管m7的第一端和控制端连接至第三电源信号端vdde，第二端连接至第二下拉节点pd2；第二下拉电路193包括第八晶体管m8，第八晶体管m8的第一端连接至第二下拉节点pd2，第二端连接至第一电源信号端lvgl，控制端连接至上拉节点pu；第二降噪电路173-2包括第九晶体管m9，第九晶体管m9的第一端电连接至上拉节点pu，第二端电连接至第一电源信号端lvgl，控制端电连接至第二下拉节点pd2。
101.本领域技术人员应理解，同时包括第一下拉控制电路153和第一下拉电路163、以及第二下拉控制电路183和第二下拉电路193时，实质上两个支路的作用是一致的，其中第二电源信号端vddo和第三电源信号端vdde为波形相反的信号，从而使得在第二电源信号端vddo的第二电源信号和第三电源信号端vdde的第三电源信号的控制下，第一下拉控制电路153和第一下拉电路163与第二下拉控制电路183和第二下拉电路193交替发挥作用，从而能够使得第一降噪电路173-1和第二降噪电路173-2能够在第一下拉节点pd1和第二下拉节点pd2的作用下交替地为上拉节点pu降噪。
102.此外，第二复位电路143具体包括第十晶体管m10，第十晶体管m10的第一端电连接至上拉节点pu，第二端电连接至第一电源信号端lvgl，控制端电连接至第二复位信号端t-rst。
103.进一步可选地，除以上电路外，移位寄存器单元还可以包括第三降噪电路173-3和第四降噪电路173-4，其中第三降噪电路173-3包括第十一晶体管m11，第十一晶体管m11的第一端连接至输出端out_n，第二端连接至第一电源信号端lvgl，控制端连接至第一下拉节点pd1，用以基于第一下拉节点pd1的控制对输出端out_n进行降噪；第四降噪电路173-4包括第十二晶体管m12，第十二晶体管m12的第一端连接至输出端out_n，第二端连接至第一电源信号端lvgl，控制端连接至第二下拉节点pd2，用以基于第二下拉节点pd2的控制对输出端out_n进行降噪，可见第三降噪电路73和第四降噪单元74也是交替起作用的。另外，尽管该示例中第十一晶体管和第十二晶体管的第二端均电连接至第一电源信号端lvgl，但本技术的实施例并不限于此，实际应用中也可以提供第四电源信号端，并将第十一晶体管和第十二晶体管的第二端电连接至该第四电源信号端，在此不再赘述。
104.在另一些可选的实施例中，参照图8所示，第一下拉电路163还可以包括降噪晶体管m5a，该降噪晶体管m5a的第一端连接至第一下拉节点pd1，第二端连接至第一电源信号端lvgl，控制端连接至输入端input，以在输入端input为有效的高电平信号时确保能够将第一下拉节点pd1拉低，避免第一降噪电路173-1误将上拉节点pu的电位拉低。
105.进一步可选地，继续参照图8所示，第二下拉电路193还可以包括降噪晶体管m8a，该降噪晶体管m8a的第一端连接至第二下拉节点pd2，第二端连接至第一电源信号端lvgl，
控制端连接至输入端input，以在输入端input为有效的高电平信号时确保能够将第二下拉节点pd2拉低，避免第二降噪电路173-2误将上拉节点pu的电位拉低。
106.为了进一步理解第一驱动电路13中各移位寄存器单元实现功能，下面参照图9所示时序图结合图8的电路进一步进行说明。
107.参照图9所示，移位寄存器单元的时序阶段主要包括第一阶段t1、第二阶段t2和第三阶段t3。
108.其中，在第一阶段t1，向输入端input提供高电平信号作为输入信号，第一晶体管m1导通，输入电路113将输入信号传输至上拉节点pu以拉高上拉节点pu的电位，上拉节点pu变为高电平vgh。在该阶段，因为上拉节点pu变为高电平，开始为第一存储电容c1充电，充电稳定时，第一存储电容c1第一端的电位变为vgh。
109.在第二阶段t2，输出电路123在上拉节点pu的电位的控制下将时钟信号传输至输出端out_n。在该阶段，在第一存储电容c1的自举作用，第一存储电容c1继续充电，从而第一上拉节点pu继续拉高，第二晶体管m2导通，将时钟信号端clk接入的高电平的时钟信号传输至输出端out_n，此时时钟信号电平应为上文实施例所述的第一电平，该第二阶段t2的时间段应为一帧画面内，该移位寄存器单元对应行第一像素单元接入的发光控制信号的第一个有效电平的时间段。
110.在第三阶段t3，第一复位电路133在第一复位信号端reset的第一复位信号控制下，通过第一电源信号端lvgl的第一电源信号对上拉节点和输出端进行复位，其中，第一电源信号端lvgl的电压为第二电平。
111.通过以上设置，只要设置clk的高电平的时间段与每一帧画面中第一像素单元的发光控制信号的第一个有效电平时间段一致，则能够使对应每行第一像素单元的移位寄存器单元输出端逐行输出第一电平的信号，而其他时段输出端被复位为第二电平的信号，从而使得第一显示区aa1的第一像素单元避免闪烁，提高显示效果。
112.基于同一发明构思，本技术实施例还提供一种上文实施例所述的显示面板的制作方法，包括：
113.在基板上形成第一显示区aa1、第二显示区aa2以及非显示区na，
114.其中，第一阴极和第二阴极同层设置且电隔离。
115.在本实施例中，第一阴极和第二阴极同层设置且电隔离，能够以单独的驱动电路分别向第一阴极和第二阴极提供不同的信号，从而能够实现以上实施例中所描述的第二阴极信号大于第一阴极信号，从而在保证第一显示区的阳极引线寄生电容充分充电的同时，避免第二显示区中的第二像素单元提前点亮，在解决第一显示区mura问题的同时不影响第二显示区的显示。
116.基于同一发明构思，本技术的实施例还提供使用上文实施例所述的显示面板的驱动方法，以如下阶段驱动移位寄存器单元：
117.在第一阶段，向输入端提供高电平信号作为输入信号，输入电路将输入信号传输至上拉节点以拉高上拉节点的电位；
118.在第二阶段，输出电路在上拉节点的电位的控制下将时钟信号传输至输出端，传输至输出端的时钟信号电平为第一电平，第二阶段的时间段为一帧画面内，移位寄存器单元对应行第一像素单元接入的发光控制信号的第一个有效电平的时间段；
119.在第三阶段，第一复位电路在第一复位信号端的第一复位信号控制下，通过第一电源信号端的第一电源信号对上拉节点和输出端进行复位，其中，第一复位信号的电压为第二电平。
120.以上方式，通过分阶段驱动移位寄存器单元实现逐行扫描，并且驱动输出端在第二阶段输出第一电平的输出信号，在第三阶段被复位为第二电平的输出信号，从而使得第一显示区aa1的第一像素单元避免闪烁，提高显示效果。本实施例的具体实施方式同前述实施例，在此不再赘述。
121.基于同一发明构思，本技术的实施例还提供一种显示装置，包括上文各所述的显示面板。
122.在本实施例中，显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、车载显示器、数码相框或导航仪等具有显示功能的任何产品或部件，通过使用具有以上显示面板的显示装置，能够在显示过程中第一显示区避免显示不均(mura)；此外，在低刷新显示或静态显示时还可以避免用户可识别的图像闪烁现象，提高显示效果和用户体验，具有广阔的应用前景。
123.本技术针对目前现有的问题，制定一种移位寄存器单元及其驱动方法、栅极驱动电路、以及显示装置，通过设置包括第一阴极的第一显示区、包括第二阴极的第二显示区，第二阴极和第一阴极电隔离，且向第一阴极提供第一阴极信号、向第二阴极提供第二阴极信号的第二驱动电路，并设置第二阴极信号与第一阴极信号不同，从而能够避免显示不均，提高显示效果，具有广阔的应用前景。
124.显然，本技术的上述实施例仅仅是为清楚地说明本技术所作的举例，而并非是对本技术的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本技术的技术方案所引伸出的显而易见的变化或变动仍处于本技术的保护范围之列。