像素电路、显示面板以及显示装置的制作方法

1.本技术涉及显示技术领域，尤其涉及一种像素电路、显示面板以及显示装置。


背景技术：

2.随着oled(organic light emitting diode，有机发光二极管)技术的高速发展，ltpo(low temperature polycrystalline oxide，低温多晶氧化物)等低功耗电路已经慢慢开始突显并放大oled的优势。
3.相关技术中，在未刷新期间，也即保持帧期间，对oled的部分驱动单元进行休眠以降低面板的整体功耗。但是，由于像素电路(例如，7t1c电路)的内部补偿，以及当前驱动集成电路的限制，使得像素电路内部各点电位在刷新帧阶段和保持帧阶段存在差异，最终反应为屏幕亮度的差异。


技术实现要素：

4.有鉴于此，本技术的目的在于提出一种像素电路、显示面板以及显示装置，以解决或部分解决上述问题。
5.基于上述目的，本技术提供了一种像素电路，包括：驱动模块、数据写入模块、补偿存储模块、第一复位模块、第二复位模块、第一发光控制模块、第二发光控制模块以及发光元件，其中：所述驱动模块配置为控制流经用于驱动所述发光元件发光的驱动电流；所述数据写入模块与所述驱动模块连接，且配置为在写入控制信号的控制下将数据信号写入所述驱动模块；所述补偿存储模块与所述驱动模块连接，且配置为在补偿控制信号的控制下存储所述数据写入模块写入的所述数据信号并对所述驱动模块进行补偿；所述第一复位模块与所述驱动模块连接，且配置为在第一复位信号的控制下向所述驱动模块提供第一复位电压；所述第二复位模块与所述发光元件连接，且配置为在第二复位信号的控制下向所述发光元件提供第二复位电压；所述第一发光控制模块与所述驱动模块连接，且配置为在第一发光控制信号的控制下将第一电源电压施加至所述驱动模块；所述第二发光控制模块包括第一端、第二端与控制端，所述第一端与所述驱动模块连接，所述第二端与所述发光元件连接，所述第二发光控制模块被配置为在所述控制端接收的第二发光控制信号的控制下，将来自所述第一端的所述驱动电流通过所述第二端施加至所述发光元件，并且在保持帧阶段的数据保持时段延迟所述第二发光控制模块的导通时间。
6.可选地，所述第二发光控制模块包括第六晶体管，所述第六晶体管的第一极与所述驱动模块连接，所述第六晶体管的第二极与所述发光元件连接，所述第六晶体管的控制极被配置为接收所述第二发光控制信号，所述第六晶体管为n型晶体管。
7.可选地，所述第一发光控制模块包括第五晶体管，所述第五晶体管为n型晶体管。
8.可选地，所述驱动模块包括驱动晶体管，所述驱动晶体管的栅极与所述补偿存储模块连接，所述驱动晶体管的第一极与所述第一发光控制模块连接，所述驱动晶体管的第二极与所述补偿模块以及所述第二发光控制模块连接。
9.可选地，所述数据写入模块包括第四晶体管，所述第四晶体管的栅极用于接收所述写入控制信号，所述第四晶体管的第一极用于接收所述数据信号，所述第四晶体管的第二极与所述驱动模块连接。
10.可选地，补偿存储模块包括第二晶体管和存储电容，所述第二晶体管的栅极用于接收所述补偿控制信号，所述第二晶体管的第一极、所述第二晶体管的第二极和所述存储电容的第一极均与所述驱动模块连接，所述存储电容的第二极用于接收所述第一电源电压。
11.可选地，所述第一复位模块包括第一晶体管，所述第一晶体管的栅极用于接收所述第一复位信号，所述第一晶体管的第一极与所述驱动模块连接，所述第一晶体管的第二极用于接收所述第一复位电压。
12.可选地，所述第二复位模块包括第七晶体管，所述第七晶体管的栅极用于接收所述第二复位信号，所述第七晶体管的第一极与所述发光元件连接，所述第七晶体管的第二极用于接收所述第二复位电压。
13.基于同一发明构思，本技术还提供了一种显示面板，包括：呈阵列排布的多个像素电路，所述像素电路为前述任意一项所述像素电路。
14.基于同一发明构思，本技术还提供了一种显示装置，包括所述显示面板。从上面所述可以看出，本技术提供的像素电路、显示面板以及显示装置通过延迟所述第二发光控制模块的导通时间，避免所述第二发光模块提前将驱动电流施加至发光元件，从而减小施加至发光元件的电流在刷新帧阶段和保持帧阶段的差异，进而减小屏幕在刷新帧阶段和保持帧阶段的亮度差异，改善电路的光学不良。
附图说明
15.为了更清楚地说明本技术或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
16.图1为本技术实施例的像素电路模块结构示意图；
17.图2为本技术实施例的像素电路各点电位时序图；
18.图3为本技术实施例的像素电路示意图；
19.图4为相关技术中的像素电路控制信号时序图；
20.图5为本技术实施例的像素电路控制信号时序图。
具体实施方式
21.为使本技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本技术进一步详细说明。
22.需要说明的是，除非另外定义，本技术实施例使用的技术术语或者科学术语应当为本技术所属领域内具有一般技能的人士所理解的通常意义。本技术实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在
该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
23.本技术的一个实施例提供了一种像素电路，如图1所示，包括：驱动模块10、数据写入模块20、补偿存储模块30、第一复位模块40、第二复位模块50、第一发光控制模块60、第二发光控制模块70以及发光元件80，其中：
24.所述驱动模块配置为控制流经用于驱动所述发光元件发光的驱动电流。
25.所述数据写入模块与所述驱动模块连接，且配置为在写入控制信号gate2的控制下将数据信号vdata写入所述驱动模块。所述写入控制信号gate2可以由goa(gate driven on array，阵列基板上栅驱动集成)电路生成，且按行移位施加到各行上的多个所述像素电路，以控制所述数据写入模块进行数据写入。
26.所述补偿存储模块与所述驱动模块连接，且配置为在补偿控制信号gate1的控制下存储所述数据写入模块写入的所述数据信号并对所述驱动模块进行补偿。
27.所述第一复位模块与所述驱动模块连接，且配置为在第一复位信号reset1的控制下向所述驱动模块提供第一复位电压vint1。
28.所述第二复位模块与所述发光元件连接，且配置为在第二复位信号reset2的控制下向所述发光元件提供第二复位电压vint2。
29.一种具体的实施例中，所述第二复位信号为所述写入控制信号或与所述写入控制信号同步，即在进行数据写入的同时也将发光元件的第一极的电压复位，这样可以在将发光元件寄生电容上可能存在的电荷释放，以保证正常发光。在另一些实施方式中，第二复位信号也可以与第一复位信号同步，只要在这一帧的第一发光控制信号以及第二发光控制信号有效之前将发光元件的第一极的电压复位即可。
30.所述第一发光控制模块与所述驱动模块连接，且配置为在第一发光控制信号em1的控制下将第一电源电压elvdd施加至所述驱动模块。
31.所述第二发光控制模块包括第一端、第二端与控制端，所述第一端与所述驱动模块连接，所述第二端与所述发光元件连接，所述第二发光控制模块被配置为在所述控制端接收的第二发光控制信号em2的控制下，将来自所述第一端的所述驱动电流通过所述第二端施加至所述发光元件，并且在保持帧阶段的数据保持时段延迟所述第二发光控制模块的导通时间。
32.本技术提供的像素电路通过延迟所述第二发光控制模块的导通时间，避免所述第二发光模块提前将驱动电流施加至发光元件，从而减小施加至发光元件的电流在刷新帧阶段和保持帧阶段的差异，进而减小屏幕在刷新帧阶段和保持帧阶段的亮度差异，改善电路的光学不良。
33.所述像素电路在每个显示周期依次包括一个刷新帧阶段和至少一个保持帧阶段，所述刷新帧阶段包括：驱动复位时段phase1、数据写入时段phase2、发光元件复位时段phase3以及显示时段phase4；所述保持帧阶段包括：电位保持时段phase5、数据保持时段phase6、发光元件复位时段phase7以及显示时段phase8。其中，所述第二发光控制模块被配置为在显示时段phase4/phase8将来自所述第一端的所述驱动电流通过所述第二端施加至
所述发光元件。
34.本技术对图1所示的像素电路中的各点位在各个阶段/时段进行了电位监测，如图2所示，通过将刷新帧阶段的数据与保持帧阶段的数据重叠比对，能够发现，保持帧阶段的数据保持时段phase6的n3的电位高于刷新帧阶段的数据写入时段phase2的n3的电位。
35.由于相关技术中，所述第二发光控制模块为p型晶体管，根据p型晶体管vgs＜vth时导通的原理，此时第二发光控制模块的p型晶体管的vgs＝v(em2)-v(n3)，那么一旦n3的电位上升，就会导致vgs下降，进而导致vgs＜vth，即第二发光控制模块的p型晶体管在保持帧阶段的phase6就提前导通，并提前将驱动电流施加至所述发光元件，对发光元件预充电，最终导致保持帧阶段的屏幕亮度高于刷新帧阶段。
36.有鉴于此，本技术上述实施例提供的像素电路，通过延迟所述第二发光控制模块的导通时间，避免所述第二发光控制模块提前将驱动电流施加至发光元件，从而减小施加至发光元件的电流在刷新帧阶段和保持帧阶段的差异，进而减小屏幕在刷新帧阶段和保持帧阶段的亮度差异，改善了电路的光学不良。
37.图3示出了该像素电路的示例电路结构的电路图。应注意，本文示出的各个示例像素电路对于图1中的各个电路模块中的电路构成进行了示例描述，但是这不是限定于每个电路模块都必须采用与图3中描述的完全一致的结构，例如，驱动模块采用了如图3所示的电路构成，数据写入模块可以采用不同于图3所示的电路构成，例如可以包括更多的晶体管等等，只要能够在写入控制信号的控制下将数据电压施加到第二节点(n2)即可。该理解同样适用于本公开的其他示例电路结构。下面结合图3简述本技术所提供的像素电路在各阶段/时段的工作原理。
38.本技术提供了两种具体的实施例以实现延迟所述第二发光控制模块的导通时间。在一些实施例a中，如图3所示，所述第二发光控制模块包括第六晶体管t6，所述第六晶体管的第一极与所述驱动模块连接，所述第六晶体管的第二极与所述发光元件连接，所述第六晶体管的控制极被配置为接收所述第二发光控制信号，所述第六晶体管为n型晶体管。
39.根据n型晶体管vgs＞vth时导通的原理，当n3的电位上升，vgs下降，就会使t6进一步关断，避免了t6在保持帧阶段的phase6提前导通。通过将相关技术中第二发光控制模块的p型晶体管替换为n型晶体管，能够实现延迟所述第二发光控制模块的导通时间。
40.t6所接收的第二发光控制信号em2的时序根据相关技术中p型晶体管的t6所接收的第二发光控制信号em2的时序做对应调整即可，电路其他模块所接受的控制信号的时序可以不变。如图4与图5所示，图4为相关技术中所述像素电路所接收的各个控制信号的时序图，图5为本技术实施例的像素电路所接收的各个控制信号的时序图，图4与图5中的数字1至数字8表示phase1至phase8。
41.一种具体的实施例a中，在phase1至phase3、phase5至phase7时段em2输入低电平关闭t6；在phase4与phase8时段em2输入高电平打开t6，使t6将驱动电流施加至发光元件。
42.在一些实施例中，如图3所示，所述第一发光控制模块包括第五晶体管t5，所述第五晶体管为n型晶体管。
43.相关技术中，第一发光控制模块的与第二发光控制模块的晶体管为相同型号的晶体管，这样便于使用同一发光控制信号控制。在实施例a中，由于第二发光控制模块的晶体管为n型晶体管，为了能够使用相同的发光控制信号，可以将第一发光控制模块的晶体管对
应替换为n型晶体管。在该实施例中，第一发光控制信号em1与第二发光控制信号em2可以为相同的信号em，从而可以减少走线，节省布线资源，em时序参考图5中的em2。
44.一种具体的实施例a中，在phase1至phase3、phase5至phase7时段em1输入低电平关闭t5；在phase4与phase8时段em1输入高电平打开t5，使t5将elvdd施加至所述驱动模块。
45.在另一些实施例中，所述第二发光控制模块的第一端以及所述驱动模块均与第三节点n3连接，所述第三节点处的电压在刷新帧阶段的数据写入时段为第一电压，在保持帧阶段的数据保持时段为第二电压；所述第二发光控制信号包括高电平信号以及低电平信号，所述第六晶体管响应于所述高电平信号关断，所述第六晶体管响应于所述低电平信号导通，并将来自所述第一极的所述驱动电流通过所述第二极施加至所述发光元件。
46.所述第二发光控制模块包括第六晶体管，所述第六晶体管的第一极与所述驱动模块以及所述第三节点连接，所述第六晶体管的第二极与所述发光元件连接，所述第六晶体管的控制极被配置为接收所述第二发光控制信号，所述第六晶体管为p型器件，其中：
47.所述高电平信号的电压减去所述第二电压大于所述控制晶体管的阈值电压，所述低电平信号的电压减去所述第一电压小于所述控制晶体管的阈值电压。
48.上述实施例保留了相关技术中的p型晶体管作为所述第二发光控制模块，转而通过控制第二发光控制信号或晶体管的阈值电压实现延迟所述第二发光控制模块的导通时间。
49.上述实施例还包括了两个具体的实施例。所述第二发光控制信号通过高电平信号与低电平信号的时序交互实现对第二发光控制模块的控制，在一种具体的实施例中，可以对应提高第二发光控制信号中使晶体管关断的电压，进而使晶体管关断时的vgs＝v(em2)-v(n3)上升，从而进一步关断该晶体管，避免第二发光控制模块的晶体管提前导通。
50.若不改变第二发光控制信号的关断电压，也可以通过降低第二发光控制模块的晶体管的阈值电压实现延迟所述第二发光控制模块的导通时间。在另一种具体的实施例中，可以将相关技术中的p型晶体管替换为阈值电压更低的p型晶体管。如图2所示，phase6时段的v(n3)比phase2时段的v(n3)大约高出5v，本领域技术人员可根据相关技术中的像素电路中第二发光控制模块的晶体管的实际阈值电压确定本技术实施例d中的晶体管的阈值电压以及对应型号，在此不过多限定。
51.在一些实施例中，如图3所示，所述驱动模块包括驱动晶体管t3，所述驱动晶体管的栅极与所述补偿存储模块连接，所述驱动晶体管的第一极与所述第一发光控制模块连接，所述驱动晶体管的第二极与所述补偿模块以及所述第二发光控制模块连接。
52.一种具体的实施例中，对于刷新帧阶段的t3，在phase1时段，reset1输入高电平，打开n型t1，vinit1信号输入t3栅极(n1)，前一帧保持在t3栅极上的电压被复位重置；在phase2时段，reset1切换到低电平，t1关闭，gate1输入高电平，打开n型t2，此时t3栅极电压为vdata+vth；gate2输入低电平，打开p型t4，vdata电压写入t3第一极(n2)；在phase3时段，首先gate1切换到低电平，t2关闭，同时gate2切换到高电平，t4关闭，reset2输入低电平，打开p型t7，vinit2信号写入发光元件阳极，发光元件关闭，等待发光控制信号输入后正常发光；在phase4时段，根据上述不同实施例中的t5、t6型号，分别打开t5、t6管，t3第一极电压上升至elvdd，t3栅极电位仍为vdata+vth，此时t3的vgs-vth＝(vdata+vth-elvdd)-vth＝vdata-elvdd，经像素补偿vth后正常发光显示。
53.对于保持帧阶段的t3，在phase5时段，reset1保持低电平，t1维持关闭，保持t3栅极前一帧栅极电位vdata+vth；在phase6时段，gate1保持低电平，t2维持关闭，gate2输入低电平，打开t4，vdata’电压写入t3第一极，此时t3的vgs’＝vdata+vth-vdata’；phase7时段同phase3阶段，gate2切换到高电平，t4关闭；reset2输入低电平，打开t7，vinit2信号写入发光元件阳极，发光元件关闭，等待发光控制信号输入后正常发光；phase8时段同phase4时段，根据上述不同实施例中的t5、t6型号，分别打开t5、t6管，t3第一极电位上升至elvdd，此时t3的vgs
’‑
vth＝(vdata+vth-vdata
’‑
elvdd)-vth，正常发光显示。
54.目前在显示领域中，采用ltpo tft具有比采用ltps tft更低的驱动功率，例如，ltps晶体管的漏电流较大，但是驱动速度快，开态电流大，ltpo晶体管可以指代氧化物晶体管，其漏电流较小。为了进一步避免像素电路中的漏电情况，可以将在驱动电流流通路径之外的晶体管(例如本技术实施例中的t1、t2、t4、t7)选择为漏电流特性较好的晶体管，即漏电流特性优于驱动电流流通路径上的晶体，而驱动电流流通路径上的晶体管(例如本技术实施例中的t3、t5、t6)采用ltps以保证快的驱动速度。
55.在一些实施例中，如图3所示，所述数据写入模块包括第四晶体管t4，所述第四晶体管的栅极用于接收所述写入控制信号gate2，所述第四晶体管的第一极用于接收所述数据信号vdata，所述第四晶体管的第二极与所述驱动模块连接。
56.一种具体的实施例中，在phase2以及phase6时段，gate2输入有效电平打开t4，将vdata电写入驱动模块；在其他时段，gate2输入无效电平关闭t4。
57.一种更为具体的实施例中，t4为p型晶体管，在phase2以及phase6时段，gate2输入低电平打开t4，将vdata电写入驱动模块；在其他时段，gate2输入高电平关闭t4。
58.在一些实施例中，如图3所示，补偿存储模块包括第二晶体管t2和存储电容cst，所述第二晶体管的栅极用于接收所述补偿控制信号gate1，所述第二晶体管的第一极、所述第二晶体管的第二极和所述存储电容的第一极均与所述驱动模块连接，所述存储电容的第二极用于接收所述第一电源电压。
59.一种具体的实施例中，在phase1、phase2、phase5、phase6时段，gate1输入有效电平打开t2，；在phase3、phase4、phase7、phase8时段，gate1输入无效电平关闭t2。所述存储电容被配置为在phase2以及phase6时段存储t3的阈值电压vth，并在phase4以及phase8时段使t3栅极电位保持在vdata+vth。
60.一种更为具体的实施例中，t2为n型晶体管，在phase1、phase2、phase5、phase6时段，gate1输入高电平打开t2，；在phase3、phase4、phase7、phase8时段，gate1输入低电平关闭t2。
61.在一些实施例中，如图3所示，所述第一复位模块包括第一晶体管t1，所述第一晶体管的栅极用于接收所述第一复位信号reset1，所述第一晶体管的第一极与所述驱动模块连接，所述第一晶体管的第二极用于接收所述第一复位电压vint1。
62.一种具体的实施例中，在phase1时段，reset1输入有效电平打开t1，t1将vinit1输入t3栅极，使前一帧保持在t3栅极上的电压被复位重置；在其他时段，reset1输入无效电平关闭t1。
63.一种更为具体的实施例中，t1为n型晶体管，在phase1时段，reset1输入高电平打开t1，t1将vinit1输入t3栅极，使前一帧保持在t3栅极上的电压被复位重置；在其他时段，
reset1输入低电平关闭t1。
64.在一些实施例中，如图3所示，所述第二复位模块包括第七晶体管t7，所述第七晶体管的栅极用于接收所述第二复位信号reset2，所述第七晶体管的第一极与所述发光元件连接，所述第七晶体管的第二极用于接收所述第二复位电压vint2。
65.一种具体的实施例中，在phase3以及phase7时段，reset2输入有效电平打开t7，t7将vinit2写入发光元件；在其他时段，reset2输入无效电平关闭t7。
66.一种更为具体的实施例中，t7为p型晶体管，在phase3以及phase7时段，reset2输入低电平打开t7，t7将vinit2写入发光元件；在其他时段，reset2输入高电平关闭t7。
67.在图3描述的像素电路中的晶体管采用氧化物晶体管，可以减小电路中的漏电，并且由于采用发光控制信号来控制用于对发光元件的第一极上的电压的复位，大幅加长了第二复位电压对发光元件的复位时间，确保了发光元件上的电压的完全释放，节省了信号开销；并且在数据写入模块的第四晶体管与补偿存储模块的第二晶体管均为同类型的氧化物晶体管时，可以用同一个信号(即，扫描信号)驱动，因此不需要单独的两个信号，也可以节省信号开销，有利于窄边框的设计和生成各个信号的信号生成电路(例如，goa电路)的整体功耗的降低。
68.在本技术实施例中，第一电源电压elvdd可以是例如5v、4.6v等大于0的直流电压。第二电源电压elvss可以是例如0v、2v等小于等于0的直流电压。第一复位电压和第二复位电压可以相同，例如，均为第二电源电压vss，当然两者也可以取不同的小于等于0的其他值。
69.上述各个实施例中的n型晶体管的宽长比可以是2.5/3.5，例如，其宽度范围在1.5～4μm(微米)，例如，可以是1.5、2、2.5、3、3.5、4等，长度范围在3～5μm，例如，可以是3、3.5、4、4.5、5等；p型晶体管的宽长比可以是2.2/3.0(驱动晶体管除外)，例如，其宽度范围在1.5～4μm，例如，可以是1.5、2、2.5、3、3.5、4等，长度范围在2～6μm，例如可以是2、3、4、5、6等，本公开的实施例对此不作限制。
70.该像素电路需要在数据写入及补偿阶段导通驱动晶体管t3，因此，复位电压vint1与第一电源端elvdd的电压差vint1 elvdd需要小于驱动晶体管t3的阈值电压vth。其中，vint1可以为2～6v，例如，2v、3v、4v、5v、6v等。vint1 elvdd可以小于a*vth，a可以为2～7，例如，a可以为2、4、6、7；vth可以为2～5v，例如2v、3v、5v等。elvdd可以大于1.5倍的vth，例如，elvdd可以为vth的1.6倍、1.8倍、2倍等。
71.需要注意的是，在本公开实施例的说明中，第一节点n1、第二节点n2、第三节点n3并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
72.需要说明的是，在本公开的实施例的描述中，vdata既可以表示数据信号端又可以表示数据信号的电平，同样地，vint1以及vint2既可以表示初始电压端又可以表示复位电压，elvdd既可以表示第一电源线又可以表示第一电压，elvss既可以表示第二电源线又可以表示第二电压。以下各实施例与此相同，不再赘述。
73.在本公开至少一实施例中，驱动模块中的驱动晶体管的阈值电压vth可以大于或等于5v而小于或等于2v，例如，vth可以大于或等于4v而小于或等于2.5v；例如，vth可以为4v、-3.5v、3v或2.5v，但不以此为限。
74.基于同一发明构思，与上述任意实施例像素电路相对应的，本技术还提供了一种
显示面板，该显示面板，包括呈阵列排布的多个像素单元，该每个像素单元均包括本公开任一实施例提供的像素电路。
75.本技术提供的显示面板，其中的像素电路通过延迟所述第二发光控制模块的导通时间，避免所述第二发光模块提前将驱动电流施加至发光元件，从而减小施加至发光元件的电流在刷新帧阶段和保持帧阶段的差异，进而减小屏幕在刷新帧阶段和保持帧阶段的亮度差异，改善电路的光学不良。
76.所述多个像素单元排列为多行，每一行像素单元中各个像素电路的同一信号线相连，并提供相同的信号，本公开的实施例对此不作限制。此外，在同一像素行中，相邻列的两个像素电路可以镜像设置，以方便布线。
77.基于同一发明构思，与上述任意实施例像素电路相对应的，本技术还提供了一种显示装置，包括本公开上述实施例提供的显示面板。
78.本技术提供的显示装置，其中的像素电路通过延迟所述第二发光控制模块的导通时间，避免所述第二发光模块提前将驱动电流施加至发光元件，从而减小施加至发光元件的电流在刷新帧阶段和保持帧阶段的差异，进而减小屏幕在刷新帧阶段和保持帧阶段的亮度差异，改善电路的光学不良。
79.本实施例提供的显示装置可以应用于电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件中。
80.上述实施例的显示装置包括前述任一实施例中相应的像素电路，并且具有相应的实施例的有益效果，在此不再赘述。
81.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本技术的范围(包括权利要求)被限于这些例子；在本技术的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本技术实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。
82.另外，为简化说明和讨论，并且为了不会使本技术实施例难以理解，在所提供的附图中可以示出或可以不示出与集成电路(ic)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本技术实施例难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本技术实施例的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本技术的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本技术实施例。因此，这些描述应被认为是说明性的而不是限制性的。
83.尽管已经结合了本技术的具体实施例对本技术进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态ram(dram))可以使用所讨论的实施例。
84.本技术实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本技术实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本技术的保护范围之内。