移位寄存器单元、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示
目.0
【背景技术】
[0002]液晶显示器现已广泛应用于各个显示领域，如家庭、公共场所、办公场所以及个人电子相关产品等。液晶显示面板主要包括:由阵列基板和彩膜基板对盒形成的液晶盒、偏光片以及背光模组等。阵列基板上分布有大量由栅极线和数据线交叠形成的薄膜晶体管(TFT)，栅极线控制着TFT的开关，在TFT开启时，像素电极通过数据线进行充电或者放电，控制着施加在液晶分子上的电压的大小，从而使得透过液晶分子的光能够显示不同的灰阶。对于栅极进行驱动的电路叫栅极驱动电路，栅极驱动电路顺序输出扫描信号给栅极线，而扫描信号的产生通常由移位寄存器来产生。由于需求的不断发展，有时需要液晶屏能够逆向显示，这就需要作为栅极驱动的移位寄存器具有双向扫描功能。
[0003]如图1所示为现有技术中常见的栅极驱动电路的结构示意图，栅极驱动电路由多个移位寄存器单元级联组成，每个移位寄存器单元的电路相同，如图2所示，每个移位寄存器单元由9个薄膜晶体管(11、12、10、14、15、16、17、18和19)和1个电容((:1)构成，8卩91'1(:结构；如图3所示为该栅极驱动电路的时序示意图，工作过程为:第一阶段，输入信号端INl和复位信号IN2均为低电平，使得Ml、M2、M4关断，此时PU为低电位，使得M3关断，OUT输出为低电位使得M6、M8关断；时钟信号CK为高电平时，使得M5、M9导通，这时PD的电位为高电平使得MlO导通，将OUT的电位拉低。第二阶段，当输入信号端INl为高电平，使得Ml导通，上拉节点PU为高电位，电容Cl进行预充电，M3导通，此时CK信号为低电平。第三阶段，输入信号端IN2为低电平，时钟输入端CK为高电平时电平，Ml关断，PU点的电位保持高电平，M3导通，CLKl为高电平时，OUT输出高电平，此时M8、M6导通，M5关断，使得此时H)电位为低电平，MlO关断，保证信号可以稳定输出。第四阶段，输入信号端INl和CK均为低电平，IN2为高电平，此时M2、M4导通，对电容Cl和输出端OUT进行放电，使得HJ点的电位和OUT均为低电平。在下一帧到来之前，该栅极驱动电路一直重复第四阶段与第一阶段。
[0004]上述栅极驱动电路，当PU点和CK同时为高时，需要通过M5、M6、M8、M9四个薄膜晶体管来设置ro点为低电位，电路连接复杂，整个栅极驱动电路占用的面积较大，所以占用基板的面积也大，不利于实现显示面板的窄边框;并且栅极驱动电路包括较多的薄膜晶体管，也会导致栅极驱动电路功耗的增加。
【发明内容】
[0005]本发明要解决的技术问题是提供一种移位寄存器单元、栅极驱动电路和显示装置，能够利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积、降低栅极驱动电路的功耗。
[0006]为解决上述技术问题，本发明的实施例提供技术方案如下:
[0007]一方面，提供一种移位寄存器单元，包括输入模块、输出模块、下拉控制模块和下拉模块，所述输入模块分别与所述输出模块和所述下拉控制模块连接，所述下拉模块分别与所述下拉控制模块和所述输出模块连接，所述输入模块、所述输出模块和所述下拉控制模块交汇形成第一节点PU，所述下拉模块的控制端为第二节点ro;
[0008]所述输入模块，用于接收输入信号和第二时钟信号，在输入阶段控制第一节点PU为高电平，使所述输出模块和所述下拉控制模块导通;在输出阶段，保持第一节点PU的高电平，使所述输出模块输出栅极驱动信号；在复位阶段，控制第一节点PU为低电平，关断所述输出模块；
[0009]所述输出模块，用于接收所述输入模块的输出信号和第一时钟信号，在输入阶段输出低电平信号;在输出阶段输出栅极驱动信号;在复位阶段关断；
[0010]所述下拉控制模块，用于接收所述第二时钟信号和所述输入模块的输出信号，在输入阶段控制第二节点PD为高电平;在输出阶段控制第二节点PD为底电平;在复位阶段向所述下拉模块输出下拉控制信号；
[0011]所述下拉模块，用于接收所述下拉控制模块输出的下拉控制信号，在复位阶段，拉低所述输出模块输出的所述栅极驱动信号。
[0012]进一步地，所述输入模块包括第一薄膜晶体管和第一电容，所述第一薄膜晶体管的栅极接收所述第二时钟信号，所述第一薄膜晶体管的源极接收所述输入信号，所述第一薄膜晶体管的漏极连接至第一节点RJ;所述第一电容的一端与第一节点PU连接，另一端与所述输出模块的输出端连接。
[0013]进一步地，所述输出模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接至第一节点PU，所述第二薄膜晶体管的源极接收所述第一时钟信号，所述第二薄膜晶体管的漏极输出所述栅极驱动信号。
[0014]进一步地，所述下拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接至第二节点PD，所述第三薄膜晶体管的源极与所述输出模块的输出端连接，所述第三薄膜晶体管的漏极连接至高电平信号输出端。
[0015]进一步地，所述下拉控制模块包括第四薄膜晶体管、第五薄膜晶体管和第二电容，所述第四薄膜晶体管的栅极和源极接收所述第二时钟信号，所述第四薄膜晶体管的漏极连接至第二节点ro;所述第五薄膜晶体管的栅极连接至第一节点PU，所述第五薄膜晶体管的源极接收所述第二时钟信号，所述第五薄膜晶体管的漏极连接至第二节点PD;所述第二电容的一端连接至第二节点ro，所述第二电容的另一端连接至高电平信号输出端。
[0016]进一步地，所述第一时钟信号和所述第二时钟信号的脉宽相等，且占空比为50%，所述第二时钟信号比所述第一时钟信号超前1/2周期。
[0017]本发明实施例还提供了一种栅极驱动电路，包括如上所述的多个移位寄存器单元，所述多个移位寄存器单元依次级联连接。
[0018]进一步地，第一级移位寄存器单元的输入信号为数据进位信号；
[0019]第N+1级移位寄存器单元的输入信号为第N级移位寄存器单元输出的栅极驱动信号，N为自然数。
[0020]本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路。
[0021]本发明的实施例具有以下有益效果:
[0022]上述方案中，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，还可以降低栅极驱动电路的功耗。
【附图说明】
[0023]图1为现有栅极驱动电路的级连图；
[0024]图2为现有移位寄存器单元的电路示意图；
[0025]图3为现有栅极驱动电路的时序图；
[0026]图4为本发明实施例移位寄存器单元的结构示意图；
[0027]图5为本发明实施例移位寄存器单元的电路示意图；
[0028]图6为本发明实施例栅极驱动电路的级连图；
[0029]图7为本发明实施例栅极驱动电路的时序图。
【具体实施方式】
[0030]为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
[0031]本发明的实施例针对现有技术中栅极驱动电路占用的面积较大、功耗较大的问题，提供一种移位寄存器单元、栅极驱动电路和显示装置，能够利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积、降低栅极驱动电路的功耗。
[0032]实施例一
[0033]本实施例提供一种移位寄存器单元，如图4所示，本实施例的移位寄存器单元包括输入模块1、输出模块11、下拉控制模块12和下拉模块13，输入模块1分别与输出模块11和下拉控制模块12连接，下拉模块13分别与下拉控制模块12和输出模块11连接，其中，输入模块10、输出模块11和下拉控制模块12交汇形成第一节点PU，下拉模块13的控制端为第二节点PD;
[0034]输入模块10，用于接收输入信号和第二时钟信号，在输入阶段控制第一节点PU为高电平，使输出模块11和下拉控制模块12导通;在输出阶段，保持第一节点PU的高电平，使输出模块11输出栅极驱动信号;在复位阶段，控制第一节点PU为低电平，关断输出模块11;
[0035]输出模块11，用于接收输入模块10的输出信号和第一时钟信号，在输入阶段输出低电平信号;在输出阶段输出栅极驱动信号;在复位阶段关断；
[0036]下拉控制模块12，用于接收第二时钟信号和输入模块10的输出信号，在输入阶段控制第二节点ro为高电平;在输出阶段控制第二节点PD为底电平;在复位阶段向下拉模块13输出下拉控制信号；
[0037]下拉模块13，用于接收下拉控制模块12输出的下拉控制信号，在复位阶段，拉低输出模块11输出的栅极驱动信号。
[0038]本实施例中，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，还可以降低栅极驱动电路的功耗。
[0039]具体实施例中，输入模块可以通过第一薄膜晶体管和第一电容来实现，输入模块10包括第一薄膜晶体管和第一电容，第一薄膜晶体管的栅极接收第二时钟信号，第一薄膜晶体管的源极接收输入信号，第一薄膜晶体管的漏极连接至第一节点PU，可以为输出模块和下拉控制模块提供高电平信号；第一电容的一端与第一节点PU连接，另一端与输出模块的输出端连接，可以保持第一节点PU的高电位。
[0040]进一