一种LCD阵列基板、LCD面板及LCD像素电路的制作方法
本发明涉及液晶显示领域，特别是涉及一种LCD阵列基板、LCD面板及LCD像素电路。
背景技术：
LCD(Liquid Crystal Display，液晶显示器)是利用夹在液晶分子上电场强度的变化，改变液晶分子的取向控制透光的强弱来显示图像。目前，液晶显示器由于其具有的重量轻、体积小、厚度薄的特点，已广泛地被用在各种大中小尺寸的终端显示设备中。LCD主要由对盒的阵列基板及彩膜基板构成，阵列基板上形成有栅极线、数据线、像素电极和薄膜晶体管，每个像素电极由薄膜晶体管控制，当薄膜晶体管打开时，像素电极在打开时间内充电，薄膜晶体管关断后，像素电极电压维持到下一次扫描时重新充电。
由于薄膜晶体管的电压耦合作用，在栅极信号由高电位变低的瞬间，像素充电电压会发生电压差ΔV的变化，ΔV即为feed through(馈通)电压，通常上讲，馈通现象是液晶面板经常会遇到的问题，馈通的存在会造成正极性帧与负极性帧亮度差异，导致面板有很大的闪烁(flicker)，增加出现残像(image sticking)的风险，所以在设计层面要极力降低馈通电压。馈通对像素电极电位的影响可以参照ΔV＝(Voff–Von)·Cgs/Ctotal，其中Voff及Von是扫面线的关闭电压和开启电压如图1、Ctotal为像素电极的其他电压，一般包含三个电容，Ctotal＝Cgs(TFT的寄生电容)+Cst(存储电容)+Clc(液晶电容)。从上述公式中可以看出，减小Cgs或者增大Ctotal可以降低ΔV的数值。一般都是通过增加Cst的手段来来减小馈通电压，Cst越大电压耦合量越小，但是Cst通常会受到开口率等条件的限制而不能做的过大。
因此，现有技术存在缺陷，急需改进。
技术实现要素：
本发明的目的在于提供一种LCD阵列基板、LCD面板及LCD像素电路，旨在解决现有技术中的馈通电压影响显示品质的问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种LCD阵列基板，包括：基板、形成在基板的多条栅极线及数据线，所述栅极线与所述数据线交叉设置形成多个像素单元，每一像素单元内形成有像素电极，第一薄膜晶体管，还包括由栅极线控制的连接开关，所述连接开关设置在所在像素单元的位于同一列、上一行像素单元的像素电极与位于同一列、下一行像素单元的像素电极之间，控制所述连接开关导通，实现将所在像素单元的位于同一列、上一行像素单元的像素电极与位于同一列、下一行像素单元的像素电极之间的电连接。
在本发明的LCD阵列基板中，所述连接开关为第二薄膜晶体管，所述第二薄膜晶体管的栅极与所在的像素单元的栅极线连接、源极与位于同一列、上一行的像素单元的像素电极连接、漏极与位于同一列、下一行的像素单元的像素电极连接。
在本发明的LCD阵列基板中，每一像素单元内还设置有金属走线，所述第二薄膜晶体管的源极通过所述金属走线与位于同一列、下一行的像素单元的像素电极连接，漏极通过所述金属走线与位于同一列、下一行的像素单元的像素电极连接。
在本发明的LCD阵列基板中，所述金属走线为ITO走线，所述ITO走线与像素电极同层设置。
在本发明的LCD阵列基板中，所述像素单元还包括M2金属层，所述金属走线为M2金属走线，所述金属走线与所述M2金属层同层设置。
本发明还提供一种LCD面板，所述LCD面板包括彩膜基板、液晶层，LCD阵列基板，所述彩膜基板与所述LCD阵列基板对盒设置，所述液晶层设置在所述彩膜基板与所述LCD阵列基板之间，所述LCD阵列基板包括：基板、形成在基板的多条栅极线及数据线，所述栅极线与所述数据线交叉设置形成多个像素单元，每一像素单元内形成有像素电极，第一薄膜晶体管，还包括由栅极线控制的连接开关，控制所述连接开关导通，实现将所在像素单元的位于同一列、上一行像素单元的像素电极与位于同一列、下一行像素单元的像素电极之间的电连接。
本发明还提供一种LCD像素电路，包括：多条栅极线、多条数据线、多条栅极线与数据线交叉设置界定的多个像素单元、每一所述像素单元包括：第一薄膜晶体管、电容，所述电容通过所述第一薄膜晶体管与数据线连接，所述像素单元还包括：由栅极线控制的连接开关，所述连接开关控制所在像素单元的位于同一列、上一行像素单元的第一薄膜晶体管的漏极及位于同一列、下一行像素单元的第一薄膜晶体管的漏极的连接或者断开。
在本发明的LCD像素电路中，所述连接开关为第二薄膜晶体管，所述第二薄膜晶体管的栅极与所在的像素单元的栅极线连接、源极与位于同一列、上一行的像素单元的第一薄膜晶体管的漏极连接、漏极与位于同一列、下一行的像素单元的第一薄膜晶体管的漏极连接。
在本发明的LCD像素电路中，当所述栅极线输入高电位时，所述第二薄膜晶体管导通，位于同一列、上一行的像素单元的第一薄膜晶体管的漏极与位于同一列、下一行的像素单元的第一薄膜晶体管的漏极连接。
在本发明的LCD像素电路中，所述电容包括寄生电容、液晶电容及存储电容。
本发明相对于现有技术，通过为每一像素单元增设一连接开关，将当前一行像素单元的上一行的像素电极与下一行的像素电极连接起来增大电容，进而降低馈通电压的产生，降低残像风险。
附图说明
图1是为本发明的LCD阵列基板的一较佳实施例的阵列基板的平面图。
图2是为本发明的LCD阵列基板的一较佳实施例的阵列基板的平面图。
图3是本发明的LCD像素电路的部分电路结构图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的模块是以相同标号表示。
请参照图1，为本发明的LCD阵列基板的一较佳实施例的阵列基板的平面图，该LCD阵列基板包括：基板(图中未示)、形成在基板的多条栅极线(以Gn、Gn+1、Gn+3、、、表示)及数据线(以Dn、Dn+1、Dn+3、、、表示)，所述栅极线与所述数据线交叉设置形成多个像素单元(n、n+1来表示)，每一像素单元n内形成有像素电极Pn，第一薄膜晶体管Tn，还包括由栅极线控制的连接开关Kn，所述连接开关Kn设置在所在像素单元n的位于同一列、上一行像素单元n-1的像素电极Pn-1与位于同一列、下一行像素单元n+1的像素电极Pn+1之间。该连接开关Kn可将所在像素单元n的位于同一列、上一行像素单元n-1的像素电极Pn-1及位于同一列、下一行像素单元n+1的像素电极Pn+1的连接起来，通过往栅极线Gn输入不同的电位，控制该连接开关Kn的导通或关闭，进而控制所在像素单元n的位于同一列、上一行像素单元n-1的像素电极Pn-1与位于同一列、下一行像素单元n+1的像素电极Pn+1之间的连接或断开。该第一薄膜晶体管Tn的栅极与栅极线Gn连接，源极与数据线连接，漏极与像素电极Pn连接。
进一步地，该连接开关Kn优选为第二薄膜晶体管Kn，该第二薄膜晶体管Kn的具体结构可与第一薄膜晶体管的具体结构一致，此处对此不作限制。
具体地，该第二薄膜晶体管Kn的栅极与栅极线Gn连接、源极与位于同一列、上一行像素单元n-1的像素电极Pn-1连接、漏极与位于同一列、下一行像素单元n+1的像素电极Pn+1的连接。
在本实施例的一个优选方案中，该像素单元内还设置有金属走线L，该第二薄膜晶体管的漏极通过金属走线与位于同一列、上一行像素单元n-1的像素电极Pn-1连接、漏极通过金属走线与位于同一列、下一行像素单元n+1的像素电极Pn+1连接。
在本实施例的进一步优选方案中，该金属走线L为ITO走线，该ITO走线与像素电极同层设置(见图1)，即通过ITO走线实现上一行像素电极与下一行像素电极的连接；
在本实施例的又一优选方案中，如图2所示，为本发明的LCD阵列基板的又一较佳实施例的阵列基板的平面图，该阵列基板还包括M1金属(图中未示)层及M2金属层，该金属走线L为M2金属走线，所述金属走线L与所述M2金属层同层设置(见图2)，即通过M2走线实现上一行像素电极与下一行像素电极的连接。
在本实施例的一个优选方案中，如图1及图2所示，该第一薄膜晶体管Tn与第二薄膜晶体管Kn设置在像素单元n的两端。
本实施例中，该阵列基板的具体工作原理具体为：
对Gn行像素充电时，以时间先后顺序依次为：Gn在前一个周期给入高电位，进行预充电，然后Gn+1给入高电位，之后数据线Dn给入视频信息，Dn对像素电极Pn进行充电，而由于此时Gn+1是高电位，此时同一像素单元n的第二薄膜晶体管Kn+1导通，像素电极Pn与像素电极Pn+2连接在一起。此时数据线Dn相当于给四个电容充电：第n行的Clc(液晶电容)、Cst(存储电梯)，第n+2行Clc(液晶电容)、Cst(存储电梯)。常规驱动下，第n行与第n+2行极性相同，所以充电很快，然后Gn关闭，结束充电，由于此时第二薄膜晶体管Kn+1依然处于打开状态，所以馈通电压的影响会平均分摊为四个电容的叠加，在Gn+1关闭时，第二薄膜晶体管Kn+1关闭，像素电极Pn与像素电极Pn+2断开，所以并不会影响像素电极Pn+2的充电。由于馈通电压ΔV＝(Voff–Von)·Cgs/2*(Cgs+Cst+Clc)，ΔV远小于正常设计。
本实施例中，通过为每一像素单元增设一连接开关，将当前一行像素单元的上一行的像素电极与下一行的像素电极连接起来增大电容，进而降低馈通电压的产生，降低残像风险。
本发明还提供一种LCD面板，该LCD面板包括彩膜基板、液晶层、LCD阵列基板，该彩膜基板与LCD阵列基板对盒设置，该液晶层设置在彩膜基板与LCD阵列基板之间，该LCD阵列基板的具体结构及工作原理与上述实施例的描述基本一致，此处不再赘述。
本实施例中，通过为每一像素单元增设一连接开关，将当前一行像素单元的上一行的像素电极与下一行的像素电极连接起来增大电容，进而降低馈通电压的产生，降低残像风险。
本发明还提供一种LCD像素电路，如图3所示，为本发明的LCD像素电路的部分电路结构图，该LCD像素电路包括：该多条栅极线G(以Gn、Gn+1、Gn+3、、、表示)、多条数据线D(以Dn、Dn+1、Dn+3、、、表示)、多条栅极线与数据线交叉设置界定的多个像素单元n、每一所述像素单元包括：第一薄膜晶体管TFT、电容C，所述电容C通过所述第一薄膜晶体管TFT与数据线D连接，所述像素单元还包括：由栅极线G控制的连接开关，连接开关K可将所在像素单元n的位于同一列、上一行像素单元n-1的像素电极Pn-1及位于同一列、下一行像素单元n+1的像素电极Pn+1的连接起来，通过往栅极线G输入不同的电位，控制该连接开关K的导通或关闭，进而控制所在像素单元n的位于同一列、上一行像素单元n-1的像素电极Pn-1与位于同一列、下一行像素单元n+1的像素电极Pn+1之间的连接或断开。该第一薄膜晶体管Tn的栅极与栅极线Gn连接，源极与数据线连接，漏极与像素电极Pn连接。
进一步地，该连接开关Kn优选为第二薄膜晶体管Kn，该第二薄膜晶体管Kn的具体结构可与第一薄膜晶体管的具体结构一致，此处对此不作限制。
具体地，该第二薄膜晶体管Kn的栅极与栅极线Gn连接、源极与位于同一列、上一行像素单元n-1的像素电极Pn-1连接、漏极与位于同一列、下一行像素单元n+1的像素电极Pn+1的连接。
具体地，该电容C包括寄生电容Cgs、液晶电容Clc及存储电容Cst,该寄生电容Cgs的一端与栅极线连接，另一端与像素电极及第一薄膜晶体管TFT的漏极连接，寄生电容Cgs、液晶电容Clc及存储电容Cst均通过第一薄膜晶体管TFT与数据线连接。
本实施例的像素电路工作原理如下：
对Gn行像素充电时，以时间先后顺序依次为：Gn在前一个周期给入高电位，进行预充电，然后Gn+1给入高电位，之后数据线Dn给入视频信息，Dn对像素电极Pn进行充电，而由于此时Gn+1是高电位，此时同一像素单元n的第二薄膜晶体管Kn+1导通，像素电极Pn与像素电极Pn+2连接在一起。此时数据线Dn相当于给四个电容充电：第n行的Clc(液晶电容)、Cst(存储电梯)，第n+2行Clc(液晶电容)、Cst(存储电梯)。常规驱动下，第n行与第n+2行极性相同，所以充电很快，然后Gn关闭，结束充电，由于此时第二薄膜晶体管Kn+1依然处于打开状态，所以馈通电压的影响会平均分摊为四个电容的叠加，在Gn+1关闭时，第二薄膜晶体管Kn+1关闭，像素电极Pn与像素电极Pn+2断开，所以并不会影响像素电极Pn+2的充电。由于馈通电压ΔV＝(Voff–Von)·Cgs/2*(Cgs+Cst+Clc)，ΔV远小于正常设计。
本发明中，通过为每一像素单元增设一连接开关，将当前一行像素单元的上一行的像素电极与下一行的像素电极连接起来增大电容，进而降低馈通电压的产生，降低残像风险。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
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