半导体装置及其制造方法与流程

本公开涉及一种半导体装置及其制造方法，特别是涉及一种需要进行分割曝光的大面积半导体装置及其制造方法。

背景技术

近年来，伴随半导体装置的功能和性能提高，为了集成更多的半导体元件，图案的细微化不断得到发展。但所安装的半导体元件的数量显著增加，远远超过图案细微化的发展程度，所以就需要增大半导体基板的面积。例如，伴随摄像装置的高性能化，导致摄像元件大型化，从而就要求一种被称为35mm全画幅的大尺寸半导体装置。

一般来说，制造半导体装置要使用光刻。这是一种在半导体基板上涂布抗蚀剂，使用曝光机并通过含有图案的掩膜进行曝光后，使抗蚀剂显影，从而得到所希望的图案的技术。但上述那样尺寸较大的半导体装置所需的元件的图案有时会大于曝光机可曝光的尺寸。例如，当为上述那样的35mm全画幅的半导体装置的情况下，仅摄像部的尺寸就为36mm×24mm，并且在此之上还需加上周边电路部的尺寸，所以半导体装置整体就会变得更大。相对于此，普通曝光机的可曝光尺寸例如约为33mm×26mm，从而无法通过一次曝光来形成图案。

因此，当要形成这种尺寸较大的半导体装置时会使用拼接(stitching)曝光，所述拼接曝光是将半导体装置分割成多个可曝光尺寸的区域，然后分别曝光各个区域并进行拼接。

作为一例，图17示出了一种含有摄像部12及周边电路部13，并在划线区域14分割开而形成的固体摄像装置11。该固体摄像装置11的图案大于可一次曝光的尺寸，所以在分割位置(拼接部15)处分割成两个分割图案16a及16b，并分别曝光这些图案，从而得到所希望的图案。

在这种拼接曝光中，用以准确拼接分割图案16a与16b的拼接精度很重要。拼接精度不足会导致在拼接部15处出现电路断线等不良现象。

作为用以提高拼接精度的技术，存在下述技术，即：使用一个掩膜形成重叠检查标记、对准标记等，在对准上述标记后，分成多个掩膜进行曝光而形成半导体元件的图案(参照专利文献1)。通过这种方法，能够去除掩膜上图案设定的偏差、以及将掩膜设定于曝光机的掩膜台上时产生的位置偏差，从而能够提高拼接精度。

专利文献1：日本专利第5062992号公报

技术实现要素：

－发明要解决的技术问题－

当使用专利文献1的技术时，为了形成重叠检査标记及对准标记而使用了单个掩膜，所以被分割好的区域都需要具有相同的面积。因此，拼接部的位置会被固定住，而无法自由设定。

另外，即使使用这种技术，实际上也极难完全消除拼接部处的偏差，因而在拼接部处多少会出现图案偏差。

例如，就摄像元件而言，元件是以较窄的间隔被规则地布置好的，所以当元件被布置在拼接部处时，元件的特性会由于图案偏差而产生变化，其结果是在所取得的图像中，拼接部有时会变得明显。

当拼接部的位置如上述那样在摄像元件中被固定时，就无法避免拼接部在取得图像的显著位置变得明显，而有时会成为视觉上具有强烈违和感的图像。图18示出了用下述摄像装置所取得的图像的示例，该摄像装置是例如图17的固体摄像装置11那样，摄像部12被分割成左右两个区域且拼接部位于中央部位的摄像装置。当如图18中的取得图像21那样存在变得明显的拼接部25时，图像在中央部位的显著部分便会具有不连续性，从而导致视觉上的违和感较大。因此，应避免拼接部存在于摄像部12的中央部位附近。

另外，除了摄像元件以外，也会存在因些许偏差而产生变化的元件。应避免将这种元件布置在拼接部处，但当拼接部的位置如上述那样被固定住时，在元件布局的设计上就会受到很大制约。也就是说，若存在应避开拼接部布置的元件的话，就无法有效地布置元件，从而导致半导体装置的尺寸变大。

有鉴于上，本公开的技术目的在于：在使用拼接曝光的半导体装置及其制造方法中，以高精度拼接相邻的图案，并能够灵活地设定拼接部的位置。

－用于解决技术问题的技术方案－

为了解决上述技术问题，本公开的半导体装置具备：具有包含多个重叠检查标记的相同图案的第一检査标记区域及第二检査标记区域、具有与第一检査标记区域重叠的部分的第一元件区域、以及具有与第二检査标记区域重叠的部分的第二元件区域。第一元件区域及第二元件区域互相邻接且具有不同的面积。第一元件区域具有第一图案，所述第一图案对准多个第一重叠检査标记，多个所述第一重叠检査标记是多个重叠检査标记的一部分。第二元件区域具有第二图案，所述第二图案对准多个第二重叠检査标记，多个所述第二重叠检査标记是多个重叠检査标记的一部分。

另外，为了解决上述技术问题，本公开的半导体装置的制造方法包括：通过曝光检查标记用掩膜，从而形成具有包含多个重叠检查标记的相同图案的第一检査标记区域及第二检査标记区域的工序；通过曝光第一掩膜来形成第一图案，从而形成具有与第一检査标记区域重叠的部分的第一元件区域的工序；以及通过曝光第二掩膜来形成第二图案，从而形成具有与第二检査标记区域重叠的部分的第二元件区域的工序。第一元件区域与第二元件区域彼此邻接且具有不同的面积。在形成第一元件区域的工序中，利用多个第一重叠检査标记进行第一掩膜的位置对准，其中，多个所述第一重叠检査标记是多个重叠检査标记的一部分。在形成第二元件区域的工序中，利用多个第二重叠检査标记进行第二掩膜的位置对准，其中，多个所述第二重叠检査标记是多个重叠检査标记的一部分。

－发明的效果－

根据本公开的半导体装置，因为让具有面积不同的两个图案的第一元件区域及第二元件区域对准具有相同图案的第一检査标记区域及第二检査标记区域，所以第一元件区域及第二元件区域的拼接部的位置并未被固定，而能够自由设定。因此，能够放宽对于元件布置的限制，从而实现设计所需的时间及劳力等的减少、和/或实现半导体装置的小型化。另外，当将本公开的技术应用于摄像元件时，因为能够防止拼接部存在于摄像部的中央部位附近，所以能够避免拼接部在取得图像的中央部位附近的显著位置变得明显。

附图说明

图1是说明本公开的拼接曝光的示意图。

图2是说明现有的拼接曝光的示意图。

图3是本公开所例举的半导体装置的俯视示意图。

图4是在本公开的第一实施方式中，形成元件分离层的图案所使用的掩膜的俯视示意图。

图5是在本公开的第一实施方式中，在形成元件分离层前形成重叠检査标记所使用的掩膜的俯视示意图。

图6是示出在本公开的第一实施方式中，相对于重叠检査标记而言元件分离层的图案位置的立体示意图。

图7是示出在本公开的第一实施方式中，包含重叠检査标记及半导体元件的层的图案经反复曝光时的图案布置情况的示意图。

图8是在本公开的第一实施方式中，形成栅电极层的图案所使用的掩膜的俯视示意图。

图9是示出在本公开的第一实施方式中，相对于元件分离层的图案而言栅电极层的图案位置的立体示意图。

图10是在本公开的第二实施方式中，形成元件分离层的图案所使用的掩膜的俯视示意图。

图11是在本公开的第二实施方式中，在形成元件分离层前形成重叠检査标记所使用的掩膜的俯视示意图。

图12是示出在本公开的第二实施方式中，相对于重叠检査标记而言元件分离层的图案位置的立体示意图。

图13是示出在本公开的第二实施方式中，包含重叠检査标记及半导体元件的层的图案经反复曝光时的图案布置情况的示意图。

图14是在本公开的第二实施方式中，形成栅电极层的图案所使用的掩膜的俯视示意图。

图15是示出在本公开的第二实施方式中，相对于元件分离层的图案而言栅电极层的图案位置的立体示意图。

图16是举例示出由本公开的半导体装置取得的图像的图。

图17是示出现有的半导体装置的俯视示意图。

图18是举例示出由图17的半导体装置取得的图像的图。

具体实施方式

首先，对本公开的技术所涉及的拼接曝光进行说明。

图1及图2是说明本公开的拼接曝光及现有的拼接曝光的图，主要是示意性地示出了区域彼此之间的重叠及位置关系。

在图2所示的现有的拼接曝光中，使用相同掩膜(检查标记区域用掩膜)进行曝光，从而形成相邻的第一检査标记区域31a及第二检査标记区域31b。这些检査标记区域31a及31b在四个角分别具有重叠检査标记41。接着，使用具有用于形成半导体元件的图案的第一掩膜，形成与第一检査标记区域31a重叠且面积相同的第一元件区域32。此时，调整掩膜与半导体基板的位置，以使第一检査标记区域31a的检査标记41与第一元件区域32的检査标记42的位置对齐。接着，使用第二掩膜形成第二元件区域33，所述第二元件区域33与第二检査标记区域31b重叠且面积相同。此时，调整掩膜与半导体基板的位置，以使第二检査标记区域31b的检査标记41与第二元件区域33的检査标记42的位置对齐。另外，第一掩膜与第二掩膜的曝光区域的面积相同，但图案可以不同。

通过这样的方式能够形成半导体元件，该半导体元件的尺寸为第一元件区域32及第二元件区域33的尺寸之和。

此时，通过用相同掩膜进行曝光来形成检査标记区域31a及31b，从而能够提高拼接精度。但是，第一元件区域32及第二元件区域33分别与检査标记区域31a(及31b)的面积相等，所以两区域的拼接部35被固定于半导体装置整体的中央位置，而无法自由设定。其结果是会出现下述情况，即：当在拼接部处产生偏差时，半导体装置的性能发生显著劣化，或是为了避免这一情况对半导体元件的布局加以限制，从而导致半导体装置的尺寸变大等。

相对于上述情况，在图1所示的本公开的拼接曝光中也使用相同掩膜(检查标记区域用掩膜)进行曝光，来形成多个第一检査标记区域51a及第二检査标记区域51b。不过，这些检査标记区域51a及51b在四个角分别具有至少两个重叠检査标记。更加具体地来说，在四个角的角部附近布置有第一重叠检査标记61a，并在比这些第一重叠检查标记更靠近角部的位置布置有第二重叠检査标记61b。第一重叠检査标记61a及第二重叠检査标记61b排列在第一检査标记区域51a与第二检査标记区域51b所排列的方向上。

通过利用上述第一检査标记区域51a及第二检査标记区域51b，能够高精度地通过拼接曝光形成面积互不相同的第一元件区域52及第二元件区域53。

也就是说，使用具有用于形成半导体元件的图案的第一掩膜来形成第一元件区域52，所述第一元件区域52具有与第一检査标记区域51a重叠的部分，但面积小于第一检査标记区域51a。此时，调整掩膜与半导体基板的位置，以使第一检査标记区域51a中的第一重叠检査标记61a与第一元件区域52的检査标记62a的位置对齐。接着，使用第二掩膜形成第二元件区域53，所述第二元件区域53具有与第二检査标记区域51b重叠的部分，且面积大于第二检査标记区域51b。此时，调整掩膜与半导体基板的位置，以使第二检査标记区域51b的第二重叠检査标记61b与第二元件区域53的检査标记62b的位置对齐。

如上所述，与现有拼接方式相同，能够形成具有下述尺寸的半导体元件，即：该尺寸等于第一元件区域52及第二元件区域53的尺寸之和。此时，也通过用相同掩膜进行曝光来形成检査标记区域51a及检査标记区域51b，从而能够提高拼接精度。另外，因为能够使第一元件区域52及第二元件区域53的面积不同，所以拼接部55的位置并不被限定于半导体装置整体的中央位置，而能够根据需要进行设定。因此，就例如摄像装置而言，可避免拼接部位于摄像区域的中央位置，从而即使取得图像出现图像不连续的情况时，也能够降低违和感。另外，在图1中，检査标记区域51a与检査标记区域51b相邻接(以无间隙的方式布置)，但这并不是必须的。

下面，以更加具体的半导体装置为例，来说明本公开的实施方式。

(第一实施方式)

图3是本公开所例举的半导体装置101的俯视示意图。半导体装置101为固体摄像装置，其具有位于中央位置的摄像部102、及内部包含所述摄像部102的摄像部103。在该半导体装置101的周围设置有周边电路104，并且划线区域105进一步位于周边电路104的周围。在此，当拍摄动态图像时使用内侧的摄像部102内的元件，当拍摄静止图像时使用摄像部103内的元件(内侧的摄像部102内的元件和其外侧部分的元件这两者)。

半导体装置101的图案由拼接部106a及106b分割成多个(在此为3个)图案107a、107b及107c。将这些图案通过拼接曝光进行拼接来制造半导体装置101。

需要说明的是，为了简化说明，假设所要说明的半导体装置101由半导体元件构成，且半导体元件由元件分离层与栅电极层形成，当然本公开并不局限于此。

图4中示出了用于形成半导体装置101的元件分离层的拼接曝光所使用的第一元件形成用掩膜108及第二元件形成用掩膜109。在这个例子中，半导体装置101的图案被分割成：使图3中的图案107a及107c包含于掩膜108中，并使图案107b包含于掩膜109中。另外，摄像部103的大部分及整个摄像部102包含于掩膜109中。通过反复使用掩膜108与掩膜109来形成图案，从而形成半导体装置整体的图案，其中，图案107a及图案107c从两侧夹住图案107b，具体情况将在下文中进行说明。

元件形成用掩膜108的曝光区域110为具有高度h和宽度a的长方形，其尺寸为a×h。另外，元件形成用掩膜109的曝光区域111为具有高度h和宽度b的长方形，其尺寸为b×h。就如上述这样分割开的多个掩膜而言，其特征之一是：曝光区域的高度相同，但宽度不同，其结果是面积不同。

另外，在掩膜108及109中，除了包含半导体元件的图案以外，还包含重叠检査标记112a～112h及113a～113h。另外，虽然省略了图示，不过除此之外还设置有对准标记、尺寸检査图案等。

为了高精度地拼接这些图案107a、107b及107c，在元件分离层的图案形成之前，通过使用一个掩膜进行曝光来形成重叠检查标记及对准标记等。图5示出了用于形成这种重叠检査标记的检査标记用掩膜。检査标记用掩膜114仅包含重叠检査标记、对准标记(省略图示)等形成在划线区域的图案，而不包含用于形成半导体元件的图案。在此，检査标记用掩膜114的曝光区域115的高度为h且宽度为c，其尺寸为c×h。所述宽度c为用元件形成用掩膜108的曝光区域110的宽度a与元件形成用掩膜109的曝光区域111的宽度b之和除以2所得到的值，即，等于(a+b)/2。其结果是，元件形成用掩膜108及109的曝光面积之和等于检査标记用掩膜114的曝光面积的两倍。

另外，在检査标记用掩膜114的四个角附近至少分别布置有两个重叠检査标记。在此，在检査标记用掩膜114的四个角布置有检査标记116a、116d、116e及116h(第二检査标记)，并在沿着宽度c的边且比这些标记更靠检査标记区域的内侧的位置布置有检査标记116b、116c、116f及116g(第一检査标记)。

接着，图6示出了制造半导体装置101的工序之一。在此，使用相同的检査标记用掩膜114，设定曝光机使曝光区域相邻，曝光检査标记区域117a、117b及117c后进一步显影，从而形成重叠检査标记。通过上述那样的方式使用一个掩膜进行曝光，从而掩膜上的图案不会产生偏差，还能够消除掩膜与曝光机的掩膜台的位置偏差。由此，能够进行高精度的曝光。此时，也可以在检査标记用掩膜114上设定一个曝光区域与相邻曝光区域重叠的区域，并在所述区域布置相邻区域间的重叠检査标记。使用这种标记调整与相邻区域之间的位置时，能够提高位置对准等的精度。

使用通过这种曝光所得到的图案进行半导体基板的蚀刻等，在半导体基板上形成重叠检查标记及对准标记等后，再去除抗蚀剂膜。

然后，使用元件形成用掩膜108及109，形成元件分离层的图案。为此，首先形成氧化膜及氮化膜后，涂布抗蚀剂。然后，如图6所示，利用先前形成的重叠检査标记116a～116g进行位置对准并进行曝光。更加具体地来说，调整掩膜108与半导体基板的位置，使元件形成用掩膜108的重叠检査标记112b、112c、112f及112g分别与检査标记区域117a的重叠检査标记116b、116c、116f及116g重叠，并进行曝光。由此，在元件区域118a形成元件分离层的图案。另外，调整掩膜109与半导体基板的位置，使元件形成用掩膜109的重叠检査标记113b、113c、113f及113g分别与检査标记区域117b的重叠检査标记116a、116d、116e及116h重叠，并进行曝光。由此，便在元件区域118b形成元件分离层的图案。

在现有技术下，需要使检査标记区域(117a、117b)和与之对准而形成的元件区域118a及118b都具有相同的尺寸。相对于此，通过在检査标记区域形成比现有技术多的重叠检査标记，而使得元件区域118a及118b的尺寸自由度提高，并能够将拼接部的位置设定在所希望的部位。

需要说明的是，对于检査标记区域117c而言，也是将元件形成用掩膜108的重叠检査标记112b、112c、112f及112g对准检査标记区域117c的重叠检査标记116b、116c、116f及116g，并进行曝光，从而便在元件区域118c形成了元件分离层的图案。

由此，如图3、图4及图6所示，便形成了与半导体装置101整体对应的图案，所述图案由利用掩膜109形成的元件区域118b的图案107b、在该图案107b的一侧(图6的左侧)利用掩膜108所形成的元件区域118a的图案107a、及在该图案107b的另一侧(图6的右侧)利用掩膜108所形成的元件区域118c的图案107c构成。

在本实施方式中，交替反复进行上述那样使用元件形成用掩膜108及109来形成图案的动作。与此相关的情况进一步在图7中示出。在此，示出了检査标记区域(117a～117g)与元件区域(118a～118g)的位置关系，所述检査标记区域(117a～117g)是反复使用检査标记用掩膜114而形成的，所述元件区域(118a～118g)是对准形成于检査标记区域的重叠检査标记并交替反复使用元件形成用掩膜108及109而形成的。另外，区域101a表示与一个半导体装置101对应的部分。

进行上述那样的曝光，并进一步在显影结束后，使用所得到的图案中所包含的重叠检査标记，来进行重叠检査。若重叠精度在规定标准内，就蚀刻氮化膜而使氧化膜露出，之后再去除抗蚀剂。若重叠精度在标准之外，就去除抗蚀剂并重新进行曝光。也就是说，在去除抗蚀剂后再次涂布抗蚀剂，反馈重叠检査的测量值并调整曝光机的掩膜台位置等后，再进行曝光。

将所得到的氮化膜图案用作硬掩膜，蚀刻氧化膜及半导体基板而形成沟槽。用绝缘物质埋入所述沟槽后，通过cmp(chemicalmechanicalpolish，化学机械抛光)去除不需要的绝缘物质，从而形成元件分离层。

按照上述方法形成元件分离层后，再形成栅极氧化膜，并在该栅极氧化膜上形成成为栅电极材料的多晶硅层。

图8示出了形成栅电极所使用的掩膜。栅电极形成用掩膜119的曝光区域121为具有高度h和宽度a的长方形，其尺寸为a×h，并且与第一元件形成用掩膜108的曝光区域110相同。栅电极形成用掩膜120的曝光区域122为具有高度h和宽度b的长方形，其尺寸为b×h，并且与第二元件形成用掩膜109的曝光区域111相同。另外，栅电极形成用掩膜119及120除了包含半导体元件的图案以外，还包含重叠检査标记123a～123d及124a～124d。除此之外还设置有对准标记、尺寸检査图案等，但这并未图示出来。

为了形成栅电极层，在形成有多晶硅层的半导体基板上涂布抗蚀剂后，使用栅电极形成用掩膜119及120进行曝光。与此相关的情况在图9中示出。调整掩膜与半导体基板的位置，使栅电极形成用掩膜119的重叠检査标记123a、123b、123c及123d分别与先前工序中通过第一元件形成用掩膜108所形成的元件区域118a的重叠检査标记112a、112d、112e及112h重叠，并进行曝光。由此，就会在元件区域118a形成栅电极的图案。然后，调整掩膜与半导体基板的位置，使栅电极形成用掩膜120的重叠检査标记124a、124b、124c及124d分别与通过第二元件形成用掩膜109所形成的元件区域118b的重叠检査标记113a、113d、113e及113h重叠，并进行曝光。由此，就会在元件区域118b形成栅电极的图案。

进行上述那样的曝光，进而在显影结束后，使用所得到的图案中所包含的重叠检査标记，来进行重叠检査。当曝光如元件区域118b这样的较大区域时，区域端部容易产生图案变形。不过，通过以将重叠检査标记布置于元件区域118b的端部的方式制作掩膜119及120，从而能够更准确地反馈曝光时的图案变形。由此，能够以更高精度将元件分离层的图案与栅电极的图案重叠起来。

通过使用所得到的图案蚀刻多晶硅层，并去除抗蚀剂，从而便形成了栅电极。由此，制造出具备元件分离层与栅电极层的半导体装置101。如开头所述那样，在此针对上述两层的情况进行了说明，但能够将上述方法应用于布线、电洞图案、离子注入所使用的图案等要进行拼接曝光的任意层。另外，还能够在形成元件分离层前，使用通过检査标记用掩膜114形成的重叠检査标记、对准标记来形成图案，并进行离子注入、蚀刻等处理。进而，也能够在元件分离层形成后，使用通过检査标记用掩膜114形成的重叠检査标记、对准标记来形成图案，并进行离子注入、蚀刻等处理。

图16示出了由所制造出的半导体装置101拍摄到的图像的示例。

静止图像301是由图3所示的摄像部103(包含摄像部102)所取得的图像。因为在摄像部103的两端附近存在有拼接部106a及106b，所以即使因图案的些许偏差使拼接部变得明显时，变得明显的拼接部303a及303b也会位于静止图像301的两端附近。与图18所示的现有的取得图像21相比，该静止图像301的违和感较小。也就是说，因为在现有的取得图像21中变得明显的拼接部25位于中央附近的显著部分，所以违和感较大。相对于此，就本实施方式的静止图像301而言，变得明显的拼接部303a及303b位于靠近图像端部的位置，图像的大部分都不会受到影响，所以能够大幅度降低违和感。

需要说明的是，布置于检査标记用掩膜114的相同角部处的检査标记(例如检査标记116a与检査标记116b)的中心之间的距离d(参照图5)大致等于元件形成用掩膜108的曝光区域110的宽度a与检査标记用掩膜114的曝光区域115的宽度c之差的二分之一，即，大致等于(c-a)/2。另外，距离d大致等于元件形成用掩膜109的曝光区域111的宽度b与检査标记用掩膜114的曝光区域115的宽度c之差的二分之一，即，大致等于(b-c)/2。由此，就能够在所希望的区域布置各个检査标记。

参照图6及图7进行与此相关的说明。首先，为了更良好地进行位置对准，优选的是：在一个掩膜中，曝光时所使用的多个检査标记布置在彼此分离开的位置处。为此，优选的是将检査标记尽可能地靠近掩膜的四个角布置。

因此，如图5、图6等所示，为了进行用于曝光元件区域118b(两种尺寸的元件区域中的较大区域)的元件形成用掩膜109的位置对准，在检査标记区域(117b)的四个角部的尽可能靠外侧的部位布置检査标记116a、116d、116e及116h，并利用这些标记。

另外，为了进行用于曝光元件区域118a或118c(两种尺寸的元件区域中的较小区域)的元件形成用掩膜108的位置对准，对检査标记区域(117a或117c)中靠内侧的检査标记116b、116c、116f及116g进行了布置，并利用这些标记。在此，为了良好地进行位置对准，检査标记116b、116c、116f及116g也优选尽可能地靠近检査标记区域(117a或117c)的外侧。

但过于靠近外侧时，元件区域118a或118c中所对应的位置就会离开元件区域118a或118c的范围而进入元件区域118b，从而无法用于位置对准。

也就是说，如图7所示，当考虑检査标记区域彼此的界限与元件区域彼此的界限之间的距离i时，靠内侧的检査标记116b等就有必要布置在与检査标记区域彼此的界限之间的距离在距离i以上的位置处。另外，如上述那样，若该距离在距离i以上，则靠近元件区域彼此的界限(也就是说，靠元件区域的外侧)进行布置为好。

如图7所示，在本实施方式中，距离i为宽度a或宽度b、与宽度c之差的二分之一，即，为(c-a)/2或(b-c)/2。因此，在检査标记区域的相同角部处，靠外侧的检査标记(例如116a)与靠内侧的检査标记(例如116b)的中心之间的距离大致设为(c-a)/2或(b-c)/2为好。

由此，各个检査标记能够用于位置对准，且能够布置在尽可能分离开的位置处，从而能够更好地对两种元件区域(118a及118b等)都进行位置对准。

需要说明的是，在本实施方式的情况下，如图6所示，用于元件区域118a及118b的位置对准的检査标记112b、112c、112f及112g形成于后述图9的工序中用于栅电极层的位置对准的检査标记112a、112d、112e及112h的内侧。并且，检査标记区域117a的检査标记116b、116c、116f及116g以与检査标记112b、112c、112f及112g对应的方式也形成于内侧。这样一来，只要在考虑各种要素的情况下来决定检査标记的具体位置即可。

(第二实施方式)

说明第二实施方式。本实施方式也以图3示出的半导体装置101为例进行说明。

在图10中，示出了在本实施方式中用于形成半导体装置101的元件分离层的拼接曝光所使用的第一元件形成用掩膜201及第二元件形成用掩膜202。

如图10所示，第一元件形成用掩膜201为其曝光区域203的高度为h且宽度为a的长方形，且具有重叠检査标记205a～205h。另外，第二元件形成用掩膜202为其曝光区域204的高度为h且宽度为b的长方形，且具有重叠检査标记206a～206h。

这些第一及第二元件形成用掩膜201及202具有与第一实施方式中的第一及第二元件形成用掩膜108及109大致相同的结构，并包含与图3中的图案107a及107c对应的图案。不过，在第二元件形成用掩膜202中，靠内侧的检査标记(206b、206c、206f及206g)位于与第一实施方式的第二元件形成用掩膜109的检査标记(113b、113c、113f及113g)相比更靠外侧的位置。

在本实施方式中，为了高精度地拼接图案107a、107b及107c，也是在形成元件分离层的图案前，通过使用一个掩膜进行的曝光来形成重叠检査标记、对准标记等。图11示出了用于此的检査标记用掩膜207。检査标记用掩膜207仅包含重叠检査标记、对准标记(省略图示)等形成在划线区域的图案，而不包含用于形成半导体元件的图案。

检査标记用掩膜207的曝光区域208的高度为h且宽度为e，其尺寸为e×h。在本实施方式中，曝光区域的宽度e大于第一元件形成用掩膜201的曝光区域的宽度a，且小于第一及第二元件形成用掩膜201及202的曝光区域的宽度之和a+b。

如图12所示，在形成本实施方式的重叠检査标记时，使用相同的检査标记用掩膜207，来形成重叠检査标记，使得要进行曝光的区域不邻接且彼此之间保持有距离。曝光一个检査标记区域210a后，为了曝光下一个检査标记区域210b而使曝光机的掩膜台移动的距离f，等于第一及第二元件形成用掩膜201及202的曝光区域203及204的宽度之和a+b。

在本实施方式中，也是通过上述那样的方式使用一个掩膜进行曝光，从而掩膜上的图案不会产生偏差，还能够消除掩膜与曝光机的掩膜台的位置偏差。

在曝光、显影后，进行半导体基板的蚀刻，在半导体基板上形成重叠检査标记及对准标记等后，再去除抗蚀剂。

接着，使用元件形成用掩膜201及202，形成元件分离层的图案。

为此，首先形成氧化膜及氮化膜后，涂布抗蚀剂。然后，如图12所示，调整元件形成用掩膜201与半导体基板的位置，使元件形成用掩膜201的重叠检査标记205b、205c、205f及205g分别与区域210a的重叠检査标记209b、209c、209f及209g重叠，并进行曝光。由此，就会在元件区域211a形成元件分离层的图案。

另外，利用布置于两个区域210a及210b的多个检査标记，在元件区域211b形成图案。更具体地来说，调整掩膜与半导体基板的位置，使元件形成用掩膜202的重叠检査标记206b及206f分别与区域210a的重叠检査标记209d及209h重叠，且元件形成用掩膜202的重叠检査标记206c及206g分别与另一区域210b的重叠检査标记209a及209e重叠，并进行曝光。

在本实施方式中，也是通过使用检査标记区域210a及区域210b的重叠检査标记来曝光元件区域211b，而使得元件区域211a与元件区域211b的尺寸自由度提高，从而能够将拼接部的位置设定在所希望的部位。

需要说明的是，对于元件区域211c而言，也是将元件形成用掩膜201的重叠检査标记205b、205c、205f、205g对准区域210b的重叠检査标记209b、209c、209f及209g，并进行曝光，从而在元件区域211c形成元件分离层的图案。

用这样的方式形成与图3所示的半导体装置101整体对应的图案。

在本实施方式中，交替反复进行上述那样使用元件形成用掩膜201及202来形成图案的动作。与此相关的情况进一步在图13中示出。也就是说，示出了检査标记区域(210a～210d)与元件区域(211a～211g)的位置关系，所述检査标记区域(210a～210d)是反复使用检査标记用掩膜207而形成的，所述元件区域(211a～211g)是对准形成于检査标记区域上的重叠检査标记并交替反复使用元件形成用掩膜201及202而形成的。另外，区域101b表示与一个半导体装置101对应的部分。

在曝光、显影结束后，与第一实施方式同样，进行重叠检査。

然后，也与第一实施方式同样，形成元件分离层。进而，形成栅绝缘膜及多晶硅层后，将它们图案化，从而形成栅电极层。

图14示出了形成栅电极所使用的掩膜。这些元件形成用掩膜212及213具有与第一实施方式中的栅电极形成用掩膜(图8中的119及120)相同的结构。也就是说，元件形成用掩膜212及213的曝光区域214及215的尺寸依次为a×h及b×h，上述尺寸与用于形成图10所示的元件分离层的元件形成用掩膜201及202的曝光区域203及204的尺寸相等。另外，元件形成用掩膜212及213也是除了包含半导体元件的图案以外，还包含重叠检査标记216a～216d及217a～217d。除此之外还设置有对准标记、尺寸检査图案等，但这并未图示出来。

为了形成栅电极层，在形成有多晶硅层的半导体基板上涂布抗蚀剂后，使用元件形成用掩膜212及213进行曝光。与此相关的情况在图15中示出。调整掩膜与半导体基板的位置，使元件形成用掩膜212的重叠检査标记216a、216b、216c及216d分别与先前工序中通过元件形成用掩膜201所形成的元件区域211a的重叠检査标记205a、205d、205e及205h重叠，并进行曝光。由此，来形成元件区域211a的图案。接着，调整掩膜与半导体基板的位置，使元件形成用掩膜213的重叠检査标记217a、217b、217c及217d分别与通过元件形成用掩膜202所形成的元件区域211b的重叠检査标记206a、206d、206e及206h重叠，并进行曝光。由此，来形成元件区域211b的图案。

进行上述那样的曝光，进而在显影结束后，使用所得到的图案中所包含的重叠检査标记，来进行重叠检查。

通过使用所得到的图案蚀刻多晶硅层，去除抗蚀剂，从而形成栅电极。由此，制造出具备元件分离层及栅电极层的半导体装置101。需要说明的是，与第一实施方式相同，也可以应用于其他层等。

按照上述方法制造出的半导体装置101也能够获得与第一实施方式同样的效果。另外，与第一实施方式相比，能够减少应形成的检査标记区域的数量。

在上述的第一及第二实施方式中，说明了使用大小两个掩膜交替形成图案的情况。但本公开并不局限于此。例如，也可以具有下述结构，即：在位于端部的较小图案(相当于图3中的图案107a及107c)之间排列有多个较大图案(相当于图3中的图案107b)。这对于例如要形成极大摄像区域的情况是很有用的。

另外，说明了通过使两个位于端部的图案107a及107c对应一个掩膜(图4的掩膜108等)，并从两侧夹住位于中央的图案107b，从而来形成图案的示例，其中，所述图案是由位于端部的图案的各一半和位于中央的图案构成的，且相当于一个半导体装置，但本公开并不局限于此。也可以更单纯地将一个半导体装置分为大小两个图案，并通过这两个图案来形成一个半导体装置等。

另外，除了摄像装置以外，在线性图像传感器、液晶显示器等中，也能够在维持拼接曝光的高精度的同时，避开摄像部、显示部等来设定拼接部，或者能够在摄像部的视觉上不明显的位置处设定拼接部。进而，在大容量存储装置、大规模逻辑装置等中，能够赋予设计者可任意设定拼接部的自由度，所以可有助于缩小芯片面积。

需要说明的是，在各幅图中，将元件区域、曝光区域等各种区域以方形的形状图示出来，虽然概念上是这样的，但在实践当中常会有由于存在细小凹凸等而为不标准方形(呈近似方形)的情况。

－产业实用性－

在元件图案大于曝光机的可曝光区域的半导体装置中，能够在保持拼接曝光的高精度的同时，提高拼接部的位置自由度，所以本公开对于半导体装置及其制造方法是有用的。

－符号说明－

11固体摄像装置

12摄像部

13周边电路部

14划线区域

15拼接部

16a、16b分割图案

21取得图像

25变得明显的拼接部

31a第一检査标记区域

31b第二检査标记区域

32第一元件区域

33第二元件区域

35拼接部

41、42检査标记

51a第一检査标记区域

51b第二检査标记区域

52第一元件区域

53第二元件区域

55拼接部

61a、61b检査标记

62a、62b检査标记

101半导体装置

102摄像部(动态图像用)

103摄像部(静止图像用)

104周边电路

105划线区域

106a、106b拼接部

107a～107c图案

108第一元件形成用掩膜

109第二元件形成用掩膜

110、111曝光区域

112a、112d、112e、112h检査标记

112b、112c、112f、112g检査标记

113a、113d、113e、113h检査标记

113b、113c、113f、113g检査标记

114检査标记用掩膜

115曝光区域

116a、116d、116e、116h检査标记

116b、116c、116f、116g检査标记

117a～117g检査标记区域

118a～118g元件区域

119、120栅电极形成用掩膜

121、122曝光区域

123a～123d检査标记

124a～124d检査标记

201第一元件形成用掩膜

202第二元件形成用掩膜

203、204曝光区域

205a、205d、205e、205h检査标记

205b、205c、205f、205g检査标记

206a、206d、206e、206h检査标记

206b、206c、206f、206g检査标记

207检査标记用掩膜

208曝光区域

209a、209d、209e、209h检査标记

209b、209c、209f、209g检査标记

210a、210b、210c、210d检査标记区域

211a～211g元件区域

212、213元件形成用掩膜

214、215曝光区域

216a～216d检査标记

217a～217d检査标记

301静止图像

302动态图像

303a、303b拼接部