一种集成电路用相移掩模制造方法与流程

本发明涉及一种集成电路用相移掩模制造方法。

背景技术：

近年来随着半导体制造技术的快速发展，器件尺寸不断缩小，器件集成度越来越高，根据摩尔定律，晶体管的数量每18个月就要翻一番，这对光刻技术提出更高要求。当工艺节点达到0.18微米甚至更高节点时，光束通过掩模版后产生明显的衍射效应。对于同一光源，当他们透过的掩模版尺寸越小，衍射效应越明显。结果导致光强分布叠加明显，无法产生足够的能量强弱对比使在晶圆上的光阻通过反应和显影形成需要的图案。

为了保持分辨率和条宽控制，在掩模、成像和光刻工艺等方面都需要采用分辨率增强技术(ret)，如相移掩模(相移掩模)、离轴照明(oai)、光学临近效应校正(opc)、光瞳滤波(pf)及多层抗蚀剂成像技术等。相移掩模是其中的关键技术。

传统上只有二元掩模(binary)，掩模上区域要么完全透明，要么完全不透明，所有通过透光图形部分的光的光程差均相同。新型的移相掩模技术是一种利用相位调制的方法来改进系统分辨率的技术。这种技术实际上也是降低k1因子的方法，所以它不会降低焦深dof，通过移相层，使通过相邻透明区域的两束光具有180度的相对相位差，从而使这两束光波之间发生相消干涉，减弱相邻边界处的光强，使图形边沿对比度得到提高，同时改善了焦深和分辨率。

图形光强度由掩模上各个透光孔衍射的波的组合确定是光刻技术的基本思想。光强度随焦深减小而降低，图形对比度随图形特征尺寸和焦深的减小而下降，象质减退难以光刻出优质图形，图形刻划的判据又主要由图象的对比度确定。levenson1982年提出的相移掩模方法实现了比传统方法更高的分辨率。其基本思想是在掩模上一些透光区选择性地引入相移层，即相移器，其厚度为：dps＝λ/2(n-1)×(2m+1)式中λ—波长；n—相移层材料折射率；m＝0，1，2，3……，一般取m＝0，由于相移层的引入，使掩模上有、无相移器的透光区域透过的光之间产生180°相位差，改变了掩模图形空间频率分布和空间象分布，使硅片表面相邻透光孔象之间因相消干涉而使暗区强度减弱，根据能量守恒定律，特征图形亮区象强度必然增加，致使亮区更亮，因而提高了象对比度、强度分布斜率、分辨率和象质。分辨率还取决于照明光的部分相干因子(e)、掩模图形空间频率(g0)和成象系统数值孔径(na)。对比度的提高，使得因对比度较差而无法分辨的图形变得可以分辨，故相移掩模提高了分辨率。

由瑞利分辨力判据，分辨力w计算公式如下：

w＝k1λ/na

式中λ为曝光波长，na为成像光学系统数值孔径，k1为与工艺有关的因子。表4.2-1列出了k1取0.5和0.38时光学系统的分辨能力，其中k1＝0.5是使用二元掩模和传统照明时的基本极限；k1＝0.38是使用先进的光刻技术，如oai和相移掩模可以达到的分辨力。利用图形边缘的干涉抵消，通过相位移掩模可以显着改善图形的对比度。具体原理如图1和图2示。

明显看出，搭配了相移掩模之后，图形可以得到完整的显现，对比度明显提高。但是相移掩模需要进行两次曝光，不仅要求能够更加精确地控制套刻精度，而且周期较长。控制难点较多。相移掩模的主要的技术要点为相位控制技术、长周期的条宽控制技术以及缺陷控制技术。

相移掩模的主要作用是通过相位偏转的方式来克服圆片曝光过程中的干涉、衍射问题。相移掩模的相位层决定了相移掩模的最终品质，但是由于掩模的相位受到多个方面因素的影响，如相移层材料、刻蚀、清洗等。因此，相移掩模的相位容易发生变化，也不易控制。

技术实现要素：

本发明要解决的技术问题是克服现有相移掩模制作完成后对掩模相位角进行量测，发现相位角超规格要求后只能报废的缺点，提供一种降低因相位角超规格造成报废的集成电路相移掩模制造方法。

为了解决上述技术问题，本发明提供了如下的技术方案：

本发明提供一种集成电路用相移掩模制造方法，其依据客户设计的图形，将图形数据转换成掩模曝光设备能识别的格式，利用掩模曝光机曝光于附有感光材料的掩模基板，经显影刻蚀制程使其表面产生透光与不透光的逻辑图形的过程；依次包括以下步骤：第一次曝光、烘烤、第一次显影、第一次铬蚀刻、第一次去胶、相移层蚀刻、第一次涂胶、监控图形曝光、第二次显影、第二次铬蚀刻、第二次去胶、监测图形相位角、评估计算相移层加蚀刻时间、第二次涂胶、第二次曝光、第三次显影、第三次铬蚀刻、第三次去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。

进一步地，所述的第一次曝光和第二次曝光是指通过激光或电子束照射涂有光刻胶的掩模基板，光刻胶被照射的位置会发生化学反应，使光刻胶内有/无化学反应的区域得以区隔，经过烘烤、显影去除发生化学反应的光刻胶，最终通过蚀刻去除无光刻胶保护的金属铬。

进一步地，所述的相移层蚀刻是通过等离子体对无金属层保护的相移层进行蚀刻。

进一步地，所述的监测图形相位角是指在去除铬金属前，对相位角进行确认并及时进行调整，进而提高相位角精度，其包括涂胶、曝光、显影、铬蚀刻、去胶后，对监测图形进行相位角量测，通过实验数据评估是否需进行相移层再处理工序。

本发明所达到的有益效果是：本发明的集成电路用相移掩模制造方法，在现有的制作流程中增加相位角监控工序，增加该工序背景是产线上设备发现异常，但在平时的监控中没发现，最终导致产品报废，无法挽救，因而在金属蚀刻前增加了该工序。通过对最终曝光前相位角进行测量，通过测量得到相位角值，进而评估是否需对相移层进行加蚀刻。为了评估相位角修正工艺可行性，使用相移掩模对铬蚀刻后掩模相移层进行加蚀刻，通过评估加蚀刻时间对相位角的影响，确定修正工艺的可行性。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是二阶掩模成像图；

图2搭配相移掩模成像图；

图3是掩模相移正常的圆片光刻成像图；

图4是掩模相移不正常的圆片光刻成像图；

图5是相位角变化量与加蚀刻时间之间关系图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

如图1～5所示，一种集成电路用相移掩模制造方法，其依据客户设计的图形，将图形数据转换成掩模曝光设备能识别的格式，利用掩模曝光机曝光于附有感光材料的掩模基板，经显影刻蚀制程使其表面产生透光与不透光的逻辑图形的过程；依次包括以下步骤：第一次曝光、烘烤、第一次显影、第一次铬蚀刻、第一次去胶、相移层蚀刻、第一次涂胶、监控图形曝光、第二次显影、第二次铬蚀刻、第二次去胶、监测图形相位角、评估计算相移层加蚀刻时间、第二次涂胶、第二次曝光、第三次显影、第三次铬蚀刻、第三次去胶、清洗、图形检测、贴膜、颗粒检测、包装出货。

所述的第一次曝光和第二次曝光是指通过激光或电子束照射涂有光刻胶的掩模基板，光刻胶被照射的位置会发生化学反应，使光刻胶内有/无化学反应的区域得以区隔，经过烘烤、显影去除发生化学反应的光刻胶，最终通过蚀刻去除无光刻胶保护的金属铬。

所述的相移层蚀刻是通过等离子体对无金属层保护的相移层进行蚀刻。

所述的监测图形相位角是指在去除铬金属前，对相位角进行确认并及时进行调整，进而提高相位角精度，其包括涂胶、曝光、显影、铬蚀刻、去胶后，对监测图形进行相位角量测，通过实验数据评估是否需进行相移层再处理工序。

本发明发明的集成电路用相移掩模制造方法，在现有的制作流程中增加相位角监控工序，增加该工序背景是我们产线上设备发现异常，但在平时的监控中没发现，最终导致产品报废，无法挽救，因而我们在金属蚀刻前增加了该工序，您提的问题我不知道怎样答复比较合适。通过对最终曝光前相位角进行测量，通过测量得到相位角值，进而评估是否需对相移层进行加蚀刻。为了评估相位角修正工艺可行性，使用相移掩模对铬蚀刻后掩模相移层进行加蚀刻，通过评估加蚀刻时间对相位角的影响，确定修正工艺的可行性。图5为相位角变化量与加蚀刻时间之间关系图。从图5中可以看出，相位角随着加蚀刻时间的增长线性增加，加蚀刻1s，相位角提升0.5°，由此可精确控制加蚀刻时间，达到对相位角误差控制，从而克服现有流程最终曝光去除主图形金属铬后相位角超规格要求造成报废。

本发明的集成电路用相移掩模制造方法，在现有的制作流程中增加相位角监控工序，通过对最终曝光前相位角进行测量，通过测量得到相位角值评估是否需对相移层进行加蚀刻，根据实验结果，加蚀刻2s，相位角提升1°，对相移掩模进行加蚀刻，实现对相移掩模最终相位角的控制，从而克服现有流程最终曝光去除主图形金属铬后相位角超规格要求造成报废。掩模相位变化后，对圆片光刻影响如图3和图4所示。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。