掩模设计方法和利用其制造半导体装置的方法与流程

掩模设计方法和利用其制造半导体装置的方法
[0001]
相关申请的交叉引用
[0002]
本申请要求于2019年7月19日在韩国知识产权局提交的韩国专利申请no.10-2019-0087692的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
[0003]
本发明构思涉及掩模设计方法和利用该掩模设计方法制造半导体装置的方法。


背景技术：

[0004]
在集成电路的设计中，为了在半导体衬底上形成电路，准备电路的布局，并且可以通过诸如光掩模的掩模来将布局转移到晶圆表面。随着半导体装置变得高度集成，集成电路设计变得更加复杂。因此，在光刻工艺所需的掩模上精确地实现根据最初预期设计的布局变得越来越重要。特别地，当曝光设备中使用的光源的波长接近于半导体装置的特征尺寸时，可能由于光束的衍射、干涉等而发生图案的失真(distortion)现象。因此，在晶圆上，可能发生光学邻近效应(ope)，其中形成了具有与原始形状不同的形状的图像，或者相邻图案的影响导致了图案形状的失真。为了防止诸如由于光学邻近效应导致的尺寸变化的问题，执行光学邻近校正(opc)工艺。提供opc工艺以在图案被转移时预先预测尺寸变化，并预先使设计图案变形(deform)以便在图案被转移之后获得根据布局的图案形状。


技术实现要素：

[0005]
本发明构思的一方面是为了提供具有提高的精度和效率的掩模设计方法以及使用该掩模设计方法制造半导体装置的方法。
[0006]
根据本发明构思的一方面，一种制造半导体装置的方法包括：形成包括第一重复图案的下部结构；以及形成上部结构，形成上部结构包括形成第二重复图案以与所述下部结构上的所述第一重复图案中的每一个相对应，并且形成第二重复图案包括：准备用于所述第二重复图案的设计布局；通过对所述设计布局执行光学邻近校正(opc)来形成包括校正后的第二重复图案的第一校正布局；通过对所述第一校正布局执行位置校正以移动所述校正后的第二重复图案的位置以与根据所述下部结构的物理变形的所述第一重复图案的改变后的位置相对应，来形成第二校正布局；使用所述第二校正布局来制造掩模；以及使用所述掩模来图案化光致抗蚀剂层。
[0007]
根据本发明构思的一方面，一种制造半导体装置的方法包括：准备包括重复图案和非重复图案的设计布局；通过对所述重复图案执行第一光学邻近校正(opc)来形成包括校正后的重复图案的第一校正布局；通过对所述第一校正布局执行第一位置校正以移动所述校正后的重复图案的位置来形成第二校正布局；使用不同于所述第一光学邻近校正的方法对所述非重复图案执行第二光学邻近校正(opc)；以及对所述非重复图案执行第二位置校正以移动所述非重复图案的位置。
[0008]
根据本发明构思的一方面，一种掩模设计方法包括：准备设计布局，所述设计布局
包括被形成为与第一重复图案匹配的第二重复图案；通过对所述设计布局执行光学邻近校正(opc)来形成包括校正后的第二重复图案的第一校正布局；通过对所述第一校正布局执行位置校正以移动所述校正后的第二重复图案的位置以与所述第一重复图案的位置变化相对应，来形成第二校正布局；以及向曝光设备提供所述第二校正布局。
附图说明
[0009]
从以下结合附图的详细描述中，将更清楚地理解本公开的上述和其他方面、特征和其他优点，在附图中：
[0010]
图1是示出根据示例实施例的制造半导体装置的方法的流程图；
[0011]
图2是示出根据示例实施例的掩模设计方法的流程图；
[0012]
图3a和图3b是示出根据示例实施例的掩模设计方法的示图；
[0013]
图4和图5是示出根据示例实施例的掩模设计方法的示图；
[0014]
图6是示出根据示例实施例的掩模设计方法的流程图；
[0015]
图7a和图7b是示出根据示例实施例的掩模设计方法的示图；
[0016]
图8是根据示例实施例的半导体装置的示意性平面图；
[0017]
图9是示出根据示例实施例的半导体装置的示意性截面图；
[0018]
图10a到图10f是示出根据示例实施例的制造半导体装置的方法的示意性截面图；以及
[0019]
图11a和图11b是示出在制造根据示例实施例的半导体装置期间在下部结构中发生的变形的示意图。
具体实施方式
[0020]
在下文中，将参照附图详细描述本公开的示例实施例。
[0021]
图1是示出根据示例实施例的制造半导体装置的方法的流程图。
[0022]
参照图1，制造半导体装置的方法可以包括：设计半导体装置的设计布局(s100)，对设计布局执行光学邻近校正(opc)和位置校正(s200)，使用校正后的设计布局制造掩模(s300)，以及使用掩模制造半导体装置(s400)。
[0023]
在设计半导体装置的设计布局(s100)中，可以从主机计算机、半导体制造设施的服务器或其它适当的方法提供与要在晶圆上形成的半导体装置的电路图案相对应的设计布局。详细地，布局是物理指示，在该物理指示中为半导体装置设计的电路可以被转移到晶圆上，并且布局可以包括多个图案。例如，可以根据从cad系统形成设计布局的图案的轮廓的坐标值提供设计布局。详细地，图案可以包括相同的形状被重复的重复图案，并且可以以诸如三角形和/或四边形的多边形的组合的形式提供图案。
[0024]
对设计布局执行光学邻近校正(opc)和位置校正(s200)可以包括各自在单独的操作中执行的光学邻近校正和位置校正。
[0025]
首先，光学邻近校正是指通过反映根据光学邻近效应(ope)的误差来校正设计布局中包括的改变图案。随着图案更加精细，由于曝光工艺期间的相邻图案之间的影响，可能发生光学邻近现象。因此，通过执行光学邻近校正来校正设计布局，可以抑制光学邻近效应的发生。例如，光学邻近校正可以包括扩大形成设计布局的图案的总体尺寸和处理角部。例
如，光学邻近校正可以包括移动每个图案的边缘或添加额外的多边形。由于光学邻近校正，校正了由曝光期间产生的光束的衍射、干涉等引起的图案的失真现象，并且可以校正由图案密度引起的误差。在光学邻近校正之后，可以进一步执行光学邻近校正验证。
[0026]
位置校正可以包括：考虑其中的图案将被对准的下部结构的物理变换和改变，来移动对其执行了光学邻近校正的图案的位置。下部结构的变形由于制造半导体装置的工艺期间的因素而发生。结果，可能发生逐步的未对准，其中下部结构的图案的实际图案位置从原始布局发生改变。位置校正可以不改变对其执行了光学邻近校正的图案的形状，而是移动其位置。
[0027]
通过光学邻近校正和位置校正进行校正的最终设计布局数据可以被传送到用于制造用于光刻工艺的掩模(例如，光掩模和电子束掩模)的曝光设备。
[0028]
使用校正后的设计布局制造掩模(s300)可以是根据校正后的设计布局数据制造掩模。使用校正后的设计布局数据在掩模衬底上执行曝光工艺，以制造掩模。在曝光工艺之后，例如，可以进一步执行诸如显影、蚀刻、清洗、烘焙等的一系列工艺以形成掩模。根据示例实施例，在传送校正后的设计布局数据之前，可以进一步执行对校正后的设计布局数据的验证。
[0029]
使用掩模制造半导体装置(s400)可以包括使用掩模执行光刻工艺。半导体装置可以包括诸如动态随机存取存储器(dram)和静态随机存取存储器(sram)的易失性存储器、或者诸如闪存的非易失性存储器，并且可以包括诸如微处理器(例如，中央处理单元(cpu)、控制器、或专用集成电路(asic))的逻辑半导体装置。详细地，可以通过在包括第一重复图案的下部结构上形成第二重复图案来制造半导体装置。可以通过掩模将第二重复图案与第一重复图案高精度地对准。除了光刻工艺之外，可以通过进一步执行沉积工艺、蚀刻工艺、离子注入工艺、清洗工艺等来最终制造半导体装置。
[0030]
图2是示出根据示例实施例的掩模设计方法的流程图。在图2中，详细示出了图1的制造半导体装置的方法的一部分。具体地，示出了一些示例实施例中的掩模设计方法，在这些示例实施例中设计布局包括重复图案。
[0031]
参照图2，掩模设计方法可以包括：设计包括重复图案的设计布局(s110)，通过对设计布局执行光学邻近校正来形成包括校正后的重复图案的第一校正布局(s210)，通过执行位置校正以相对于第一校正布局移动校正后的重复图案的位置来形成第二校正布局(s220)，以及向曝光设备提供第二校正布局(s230)。此后，以与制造半导体装置相同的方式执行先前参照图1描述的掩模的制造(s300)。在下文中，省略与参照图1的描述重复的描述。
[0032]
先前参照图1描述的对设计设计布局(s100)的描述可以同样应用于设计包括重复图案的设计布局(s110)。然而，在一些示例实施例中，设计布局包括规律地布置的重复图案。作为示例，重复图案可以是用于形成半导体装置的存储器单元的配置的图案。详细地，重复图案可以是存储器单元的竖直沟道图案或接触插塞图案。特别地，重复图案可以是逐一与下部结构的重复图案相对应的图案，但不限于此。
[0033]
如上所述，通过对设计布局执行光学邻近校正来形成包括校正后的重复图案的第一校正布局(s210)可以是这样的操作：其中通过反映根据光学邻近效应(ope)的误差来改变设计布局中包括的图案。
[0034]
通过执行位置校正以相对于第一校正布局移动校正后的重复图案的位置来形成
第二校正布局(s220)可以包括：考虑由于下部结构导致的未对准来确定位置校正值(s222)，以及通过根据位置校正值移动第一校正布局的校正后的重复图案的位置来形成第二校正布局(s224)。可以考虑在其中形成重复图案的下部结构中发生的物理变化(例如，下部结构的膨胀、收缩、翘曲等)来确定位置校正值。可以考虑形成下部结构的工艺的温度和形成下部结构的材料的热膨胀系数来确定位置校正值，并且还可以通过基于实际数据的模拟来确定位置校正值。第二校正布局是通过仅移动第一校正布局的校正后的重复图案的位置而获得的，因此第二校正布局中的校正后的重复图案中的每一个的形状可以与第一校正布局中的校正后的重复图案中的每一个的形状相同。
[0035]
向曝光设备提供第二校正布局(s230)可以是最终将校正后的设计布局数据传送到曝光设备，以便制造掩模。
[0036]
图3a和图3b是示出根据示例实施例的掩模设计方法的示图。
[0037]
参照图3a和图3b，将示意性地示出根据示例和比较例中的每一个的掩模设计方法。首先，如图3a所示，关于该示例，可以首先对重复图案x执行光学邻近校正。这可以对应于图2的形成第一校正布局(s210)。图案x具有规律地重复的形式。因此，对于除了边缘区域中的图案之外的大多数图案(例如，多于一半的图案)，可以重复执行光学邻近校正。因此，包括中心区域中的图案的一些图案被同等地校正以形成具有相同形状的第一图案y。在光学邻近校正期间，边缘区域中的图案可以根据周围环境而被稍微不同地校正。因此，边缘区域中的图案可以被校正为与第一图案y不同，从而形成第二图案至第九图案w、w'、z、z'、v1、v2、v3和v4。在该操作中，以类似的方式对包括中心区域中的图案的大多数图案重复执行光学邻近校正，因此可以显著减少用于光学邻近校正的时间，并且可以均匀地获得结果。
[0038]
接下来，可以执行考虑下部结构的对准的位置校正。这可以对应于图2的形成第二校正布局(s220)。关于位置校正，定义用于将包括图案的设计布局划分为预定尺寸(例如，约0.01nm至约1nm)的栅格，并且可以对栅格连续执行位置校正。替代性地，可以将一区域分割为多个区域，并且可以对每个区域执行位置校正。可以根据图案的位置来不同地应用位置校正值，位置校正值是指位置校正的方向和位置校正的量。
[0039]
当术语“约”或“基本上”在本说明书中与数值结合使用时，其意指相关联的数值包括在所述数值上下的
±
10％的公差。当指定范围时，该范围包括其间的所有值，例如0.1％的增量。
[0040]
如图3b所示，关于比较例，首先，划分将作为光学邻近校正的目标的图案x的区域，并且可以执行位置校正。考虑到与下部结构的对准，可以对尚未执行光学邻近校正的图案x执行位置校正。然后，可以对执行了位置校正的图案x执行光学邻近校正。在一些示例实施例中，由于首先执行的位置移动，图案x的可重复性被破坏。在一些示例实施例中，在光学邻近校正期间，可重复性无法被识别。因此，对随机划分出的区域(a、b、c
…
)执行光学邻近校正。因此，以与先前参照图3a所述的针对重复图案的光学邻近校正不同的方式，在图案中的每一个被设置为独立目标的同时，可以使用不同的方法执行光学邻近校正。
[0041]
在一些示例实施例中，执行光学邻近校正所花费的时间相对较长，导致与图3a的示例相比均匀性降低。详细地，在一些示例实施例中，在定义了用于将包括位置校正后的图案的设计布局划分为预定尺寸的栅格之后执行光学邻近校正，并且对栅格连续地执行光学邻近校正。这里，由上述栅格的尺寸产生的数值误差大于实际半导体工艺中允许的误差。此
外，确认该数值误差大于根据作为图3a的示例实施例的位置校正方法的数值误差。因此，根据比较例，当制造半导体装置时，光致抗蚀剂图案的关键尺寸的离差(dispersion)可能增加。相反，根据图3a的上述示例，使用图案的可重复性来执行对重复图案的光学邻近校正，因此可以防止上述问题。因此，可以有效地获得对由位置校正引起的未对准的改善。
[0042]
图4和图5是示出根据示例实施例的掩模设计方法的示图。
[0043]
参照图4和图5，将示意性地示出在图2的形成第二校正布局(s220)中移动重复图案的位置的方法的示例实施例。首先，如图4所示，关于第一校正布局的重复图案p1设置连续坐标，并且可以将位置校正值赋予各个坐标。例如，可以以第一校正布局数据的栅格尺寸为单位确定坐标，并且可以将位置校正值给出为具有方向和大小的矢量。根据关于各个坐标的位置校正值，移动各个重复图案p1的边缘以形成最终图案p2。在一些示例实施例中，可以基本上连续地移动边缘的位置。在最终图案p2中，关于第一图案的位置校正值v1可以不同于关于第二图案的位置校正值v2。如上所述，在移动边缘时，可以连续地执行位置校正，因此可以提高精度。然而，在一些示例实施例中，第一校正布局可被划分为多个区域，并且可在各个区域中如上所述连续地执行位置校正。
[0044]
如图5所示，根据示例实施例，以规律地重复的单位将重复图案p1分组以定义多个组g1和g2，关于多个组g1和g2中的每一个确定代表坐标，关于代表坐标赋予位置校正值v1'和v2'，并且可以根据多个组g1和g2的位置校正值v1'和v2'来移动重复图案p1的边缘。多个组g1和g2可以被设置为具有预定尺寸的重复的单位，并且不必一定是最小的重复的单位。此外，可以考虑图案p1的尺寸、类别等来不同地选择这些组。多个组g1和g2中每一个的代表坐标可以是组g1和g2中的每一个的中心坐标，但不限于此。
[0045]
如上所述，当使用连续地或以组为单位移动边缘的方法时，与切割和移动每个图案p1的多边形的一些示例实施例相比，可连续地执行位置校正，因此可提高精度。例如，可以显著地减少错误的发生，诸如在验证掩模是否可以是可图案化的期间发生的违规。
[0046]
图6是示出根据示例实施例的掩模设计方法的流程图。在图6中，具体地，示出了考虑一些示例实施例的掩模设计方法，在这些示例实施例中设计布局除了重复图案之外还包括非重复图案。
[0047]
图7a和图7b是示出根据示例实施例的掩模设计方法的示图。图7a和图7b示意性地示出了半导体装置的包括重复图案和非重复图案的区域。
[0048]
首先，参照图6，掩模设计方法可以包括：确定设计布局是否包括除了重复图案之外的非重复图案(s202)。当设计布局不包括非重复图案时，如上参照图2所述，对重复图案执行光学邻近校正(s210)，并对校正后的重复图案执行位置校正(s220)。当设计布局包括非重复图案时，如下所述，可以根据两个选项执行掩模设计。
[0049]
首先，根据第一选项，可以执行对包括重复图案和非重复图案的整个图案执行光学邻近校正(s212)以及对校正后的整个图案执行位置校正(s222)。如图7a和图7b所示，半导体装置可以包括包含重复图案的存储器单元区域mca、包含非重复图案的行解码器区域row dec、以及包含非重复图案的外围电路区域peri。在图7a和图7b中，关于区域的阴影指示执行光学邻近校正，箭头指示执行位置校正。如图7a所示，根据第一选项，首先，可针对整个图案执行光学邻近校正。可以对重复图案和非重复图案中的每一个执行光学邻近校正，然后可以合并这些重复图案和非重复图案。对于重复图案，如上参照图3a所述，可以执行对
图案重复地执行光学邻近校正的第一光学邻近校正。对于非重复图案，以与重复图案的一些示例实施例不同的方式，将每个图案设置为目标并且可以执行第二光学邻近校正，如上参照图3b所述。接下来，可以对执行了光学邻近校正的整个图案执行位置校正。
[0050]
接下来，根据第二选项，可以执行对重复图案执行光学邻近校正(s214)、对校正后的重复图案和非重复图案执行位置校正(s224)、以及对非重复图案执行光学邻近校正(s226)。如图7b所示，首先，对存储器单元区域mca的重复图案，可以执行光学邻近校正。对于重复图案，如上参照图3a所述，可以执行对图案重复地执行光学邻近校正的第一光学邻近校正。然后，对校正后的重复图案连同未对其执行光学邻近校正的非重复图案，可以执行位置校正。最终，对执行了位置校正的非重复图案，可以执行光学邻近校正。对于非重复图案，如上参照图3b所述，将每个图案设置为目标并且可以执行第二光学邻近校正。
[0051]
此后，以相同的方式执行以上参照图2描述的向曝光设备提供最终布局(s230)和图1的后续操作，以制造半导体装置。
[0052]
图8是根据示例实施例的半导体装置的示意性平面图。
[0053]
图9是示出根据示例实施例的半导体装置的示意性截面图。图9示出了图8的沿线i-i'截取的半导体装置的截面图。为了便于说明，在图8和图9中仅示出了半导体装置的主要组件。
[0054]
参照图8和图9，半导体装置100可以包括衬底101、设置在衬底101上并且包括栅电极130的第一堆叠结构gs1和第二堆叠结构gs2、在垂直于衬底101的上表面的方向上延伸的沟道结构ch、以及在穿过第一堆叠结构gs1和第二堆叠结构gs2的同时延伸的分离区域170，沟道结构ch穿过第一堆叠结构gs1和第二堆叠结构gs2并且具有设置在其中的沟道层140。此外，半导体装置100还可以包括在第一堆叠结构gs1的最上部分上的第一绝缘层125、在第二堆叠结构gs2上的第二绝缘层127、以及穿过第二绝缘层127并连接到沟道结构ch的接触插塞190。除了沟道层140之外，沟道结构ch中的每一个可以包括设置在沟道层140和栅电极130之间的栅极电介质层145、设置在沟道层140内部的沟道绝缘层150、以及在沟道结构ch的上端中的沟道焊盘155。
[0055]
在半导体装置100中，可以在每个沟道结构ch周围提供单个存储器单元串，并且可以在x方向和y方向上以行和列布置多个存储器单元串。
[0056]
衬底101可以包含半导体材料，例如，iv族半导体、iii-v族化合物半导体、或ii-vi族氧化物半导体。
[0057]
沟道结构ch可以在衬底101上以行和列彼此间隔开。沟道结构ch可以具有第一堆叠结构gs1的第一沟道结构ch1和第二堆叠结构gs2的第二沟道结构ch2彼此连接的形式，并且可以由于连接区域中的宽度差异而具有弯曲部分。在沟道结构ch中，沟道层140可以具有围绕形成在其中的沟道绝缘层150的环形形式。然而，根据一些示例实施例，沟道层可以具有没有沟道绝缘层150的柱形形状，诸如圆柱形或棱柱形。根据示例实施例，沟道层140可以在下部中直接连接到衬底101，或者可通过设置在下方的单独的外延层电连接到衬底101。沟道层140可以包含诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂有杂质的材料、或者是包含p型或n型杂质的材料。在x方向上以直线布置的沟道结构ch可以通过连接到沟道焊盘155的上布线结构的布置而连接到彼此不同的位线。栅极电介质层145可以设置在栅电极130和沟道层140之间。栅极电介质层145可以包括从沟道层140顺序地设置
的隧穿层、电荷存储层和阻挡层。沟道焊盘155设置在沟道层140的上部上，并且可以设置为在覆盖沟道绝缘层150的上表面的同时电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。沟道结构ch可以对应于上面讨论的重复图案和/或非重复图案。
[0058]
栅电极130可以沿着沟道结构ch中的每一个的侧表面在垂直于衬底101的方向上彼此间隔开。每个栅电极130可以形成地选择晶体管的栅电极、多个存储器单元的栅电极、和串选择晶体管的栅电极。栅电极130可以在延伸的同时形成地选择线、字线和串选择线，而字线可以共同连接到在x方向和y方向上以预定单位布置的相邻存储器单元串。
[0059]
分离区域170可以在穿过第一堆叠结构gs1和第二堆叠结构gs2的同时在一方向上延伸。分离区域170可以仅包括绝缘材料，或者可以包括绝缘材料和导电材料。
[0060]
在半导体装置100中，可以使用通过上面参照图2至图7b描述的掩模设计方法制造的掩模来形成布置在下部中的第一沟道结构ch1上的第二沟道结构ch2和/或布置在第二沟道结构ch2上的接触插塞190。这将在下面参照图10a至图11b更详细地描述。
[0061]
图10a至图10f是示出根据示例实施例的制造半导体装置的方法的示意性截面图。图10a至图10f示出了与图9相对应的截面。
[0062]
图11a和图11b是示出在制造根据示例实施例的半导体装置期间在下部结构中发生的变形的示意图。
[0063]
参照图10a，在衬底101上交替地堆叠牺牲层180和层间绝缘层120以形成第一堆叠结构gs1，形成穿过第一堆叠结构gs1的第一沟道孔chh1，并且通过填充第一沟道孔chh1来形成沟道牺牲层185。
[0064]
牺牲层180可以是通过后续工艺将被栅电极130替代的层。牺牲层180可以由将被蚀刻的材料形成，该材料具有相对于层间绝缘层120和第一绝缘层125的蚀刻选择性。第一绝缘层125可以形成在最上部分上。然而，根据示例实施例，第一绝缘层125可以设置在第二堆叠结构gs2的下部中。层间绝缘层120和牺牲层180的厚度以及形成它们的膜的数量可以与附图中所示的那些不同地改变。沟道牺牲层185可以由将被蚀刻的材料形成，该材料具有相对于牺牲层180和层间绝缘层120的蚀刻选择性。例如，沟道牺牲层185可以包括硅(si)。
[0065]
参照图10b，在第一堆叠结构gs1上交替地堆叠牺牲层180和层间绝缘层120以形成第二堆叠结构gs2。
[0066]
可以通过以与第一堆叠结构gs1相似的方式在第一绝缘层125和沟道牺牲层185上堆叠牺牲层180和层间绝缘层120来形成第二堆叠结构gs2。
[0067]
参照图10c，形成穿过第二堆叠结构gs2的第二沟道孔chh2，并且可以从第二沟道孔chh2去除第一沟道孔chh1中的沟道牺牲层185。
[0068]
首先，第二沟道孔chh2可以形成为分别与第一沟道孔chh1对准。详细地，图案化第二堆叠结构gs2上的光致抗蚀剂层以暴露第二堆叠结构gs2的一部分，然后蚀刻第二堆叠结构gs2以在暴露的区域中形成第二沟道孔chh2。在该操作中，举例来说，可以通过使用利用上面参照图2至图7b描述的掩模设计方法制造的掩模执行光刻工艺，来形成光致抗蚀剂层。
[0069]
如图11a和图11b所示，当第一堆叠结构gs1经受多个操作时，由于处理温度和形成第一堆叠结构gs1的不同材料之间的热膨胀系数的差异，发生膨胀或收缩、扭曲、翘曲等，因此第一堆叠结构gs1可以变形为第一堆叠结构gs1'。在一些示例实施例中，在该操作中，可能难以将第二沟道孔chh2对准以分别对应于第一沟道孔chh1。然而，如上所述，在根据示例
实施例制造的掩模中，对于用于形成第二沟道孔chh2的图案，不仅执行光学邻近校正而且还执行位置校正。因此，可以将第二沟道孔chh2与如上所述的变形的堆叠结构gs1'的第一沟道孔chh1高精度地对准。
[0070]
然后，去除由第二沟道孔chh2暴露的沟道牺牲层185，以形成其中第一沟道孔chh1和第二沟道孔chh2连接的沟道孔chh。
[0071]
参照图10d，可以形成包括第一沟道结构ch1和第二沟道结构ch2的沟道结构ch。
[0072]
沟道结构ch可以被设置为具有第一沟道结构ch1和第二沟道结构ch2中的每一个彼此连接以形成单个结构的形式。可以通过在沟道孔chh中形成栅极电介质层145、沟道层140、沟道绝缘层150和沟道焊盘155的至少一部分来形成沟道结构ch。
[0073]
栅极电介质层145可以具有使用原子层沉积(ald)或化学气相沉积(cvd)的均匀厚度。在该操作中，可全部或部分地形成栅极电介质层145，并且栅极电介质层的一部分可形成为沿着沟道孔chh垂直于衬底101延伸。沟道层140可以形成在沟道孔chh中的栅极电介质层145上。绝缘层150可以形成为填充沟道孔chh，并且可以是绝缘材料。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
[0074]
参照图10e，形成穿过第一堆叠结构gs1和第二堆叠结构gs2的开口op，并且可以通过开口op去除牺牲层180。
[0075]
首先，在形成开口op之前，为了保护沟道结构ch，可以进一步形成第二绝缘层127。可以通过使用光刻工艺形成掩模层并且各向异性地蚀刻第一堆叠结构gs1和第二堆叠结构gs2来形成开口op。可以以在y方向上延伸的沟槽的形式提供开口op。衬底101可在开口op的下部中暴露。
[0076]
例如，可以使用湿法蚀刻相对于层间绝缘层120选择性地去除牺牲层180。因此，可以在层间绝缘层120之间形成多个侧开口，并且沟道结构ch的侧壁的一部分可以通过侧开口暴露。
[0077]
参照图10f，通过用导电材料来填充去除了牺牲层180的区域来形成栅电极130，并且通过填充开口op来形成分离区域170。
[0078]
栅电极130可以包括金属、多晶硅或金属硅化物材料。开口op可以提供用于形成栅电极130的材料的传送路径。在形成栅电极130之后，可以通过额外的工艺来去除沉积在开口op中的形成栅电极130的材料。
[0079]
可以通过用绝缘材料和导电材料中的至少一种填充开口op来形成分离区域170。
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接下来，一起参照图9，形成穿过第二绝缘层127的接触孔，并且将导电材料嵌入在接触孔中以形成接触插塞190。
[0081]
接触插塞190可以形成为分别与沟道结构ch对准。详细地，第二绝缘层127上的光致抗蚀剂层被图案化以暴露第二绝缘层127的一部分，然后第二绝缘层127被蚀刻以在暴露的区域中形成接触孔。在该操作中，举例来说，可以通过使用利用上面参照图2至图7b描述的掩模设计方法制造的掩模执行光刻工艺，来形成光致抗蚀剂层。
[0082]
如上所述，根据本发明构思的示例实施例，在对重复图案执行光学邻近校正之后执行位置校正，因此可提供具有提高的精度和效率的掩模设计方法以及使用该掩模设计方法制造半导体装置的方法。
[0083]
尽管参照具体示例和附图进行了描述，但是本领域普通技术人员可以根据描述对
示例实施例进行各种修改、添加和替换。例如，可以以与所描述的方法的顺序不同的顺序来执行所描述的技术，和/或诸如所描述的电路布局等的组件可以被连接或组合以与上述方法不同，或者可以通过其它组件或等同物来适当地实现结果。
[0084]
尽管上面已经示出和描述了示例性实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本公开的范围的情况下进行修改和变化。相反，在说明书中使用的词语是描述性的词语而不是限制性的词语，并且应当理解可以在不脱离本公开的发明构思的精神和范围的情况下进行各种改变。另外，可以组合各种实施例的特征以形成本公开的另外的实施例。