掩模板图形OPC方法、掩模板图形、掩模板和终端设备与流程

本发明涉及集成电路制造领域，特别涉及一种掩模板图形opc方法。本发明还涉及一种通过所述掩模板图形opc方法获得的掩模板图形，一种通过所述掩模板图形制造的掩模板，一种用于执行所述掩模板图形opc方法的终端设备。

背景技术：

掩模板是光刻工艺不可缺少的部件，将设计版图转移到晶圆(wafer)上，最终形成器件。掩模板附带芯片设计，具有非常复杂线宽尺寸的图形，在使用时很容易产生静电(esd)，因此需特别小心。由于掩模板材料铬(cr)是金属导体的，在产生静电的掩模板中，铬(cr)会产生迁移。这将造成掩模板上图形破坏和线宽的变化，并最终可能直接导致掩模板报废，因此改善掩模板静电效应，能延长掩模板的使用年限。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明要解决的技术问题是提供一种能将掩模板图形中产生静电聚集处图形联通的掩模板图形opc方法。

相应的，本发明还提供了一种通过所述掩模板图形opc方法获得的掩模板图形；

一种通过所述掩模板图形制造的掩模板；

以及，一种用于执行所述掩模板图形opc方法的终端设备。

为解决上述技术问题，本发明提供的掩模板图形opc方法，其特征在于，包括以下步骤：

s1，定义联通图形规则，所述联通图形用于联通产生静电聚集处图形；

s2，根据所述规则通过设计规则检测在掩模板gds图形标记出所有需要联通的图形；

s3，根据当前层设计规则和掩模等级定义需要联通图形的联通方式和联通尺寸；

s4，在掩模板gds图形中加入联通图形；

s5，仅对掩模板gds图形进行opc修正，不修正联通图形，使联通图形不会被曝光；

s6，对加入联通图形的掩模板gds图形进行opc仿真检查，获得最终联通图形。

可选择的，进一步改进所述的掩模板图形opc方法，所述规则包括:线宽、面积和图形间距。

可选择的，进一步改进所述的掩模板图形opc方法，所述生静电聚集处是gds图形在掩模板上有铬(cr)覆盖的位置。

可选择的，进一步改进所述的掩模板图形opc方法，步骤s4中，先对掩模板gds图形进行tdopc处理再加入联通图形。

可选择的，进一步改进所述的掩模板图形opc方法，所述tdopc处理包括重构时加入曝光辅助图形sraf。

可选择的，进一步改进所述的掩模板图形opc方法，其能应用于32nm、28nm、22nm、20nm以及小于16nm的工艺平台的掩模板图形opc。

可选择的，进一步改进所述的掩模板图形opc方法，其能应用于逻辑器件、存储器件、射频器件、高压器件、flash和eflash工艺平台的掩模板图形opc。

本发明提供一种掩模板图形，其由上述任意一项所述的掩模板图形opc方法获得。

本发明提供一种掩模板，其由所述掩模板图形制造。

本发明提供一种终端设备，其用于执行上述任意一项所述的掩模板图形opc方法。

opc根据光学模型计算光经过掩模板到晶圆上的光强和光阻效应，对芯片版图进行修正，实现某些图像光强叠加相加或相消。因此通过opc可以在版图中加入一些图形，但这些图形最终在晶圆上并不能被曝出的特点。通过opc方法在芯片版图中将容易产生静电的部位设计成联通的状态，并保证这些opc加入的额外图像，在晶圆上不被曝出。本发明利用opc方法对掩模板图形进行联通处理，在制作掩模板后能消除掩模板上电荷产生聚集位置产生的静电场，而使得掩模板cr保持稳定。本发明联通处理结合opc光学修正，使得掩模板联通图形最终不被曝出，保证芯片gds保持不变。因此，通过本发明掩模板图形opc方法制造的掩模板最终能消除静电对掩模板的影响，从而使得掩模板上电荷不产生聚集现象，这样能减少cr材料的迁移，延长掩模板使用年限。

附图说明

本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明流程示意图。

图2是未做联通图形处理的掩模板图形示意图。

图3是经过联通处图形理的掩模板图形示意图。

图4是掩模板仿真结构示意图。

图5是图4的局部放大图。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。

第一实施例；

如图1所示，本发明提供一种掩模板图形opc方法，包括以下步骤：

s1，定义联通图形规则，所述联通图形用于联通产生静电聚集处图形；

s2，根据所述规则通过设计规则检测在掩模板gds图形标记出所有需要联通的图形；

s3，根据当前层设计规则和掩模等级定义需要联通图形的联通方式和联通尺寸；

s4，在掩模板gds图形中加入联通图形；

s5，仅对掩模板gds图形进行opc修正，不修正联通图形，使联通图形不会被曝光；

s6，对加入联通图形的掩模板gds图形进行opc仿真检查，获得最终联通图形。

第二实施例；

如图1所示，本发明提供一种掩模板图形opc方法，包括以下步骤：

s1，定义联通图形规则，所述联通图形用于联通产生静电聚集处图形；所述规则包括:线宽、面积和图形间距；所述生静电聚集处是gds图形在掩模板上有铬(cr)覆盖的位置；

s2，根据所述规则通过设计规则检测在掩模板gds图形标记出所有需要联通的图形；

s3，根据当前层设计规则和掩模等级定义需要联通图形的联通方式和联通尺寸；

s4，在掩模板gds图形中加入联通图形；

s5，仅对掩模板gds图形进行opc修正，不修正联通图形，使联通图形不会被曝光；

s6，对加入联通图形的掩模板gds图形进行opc仿真检查，获得最终联通图形。

第三实施例；

以14hf产品po层为例，po层gds图形在mask上有cr覆盖，所以将po上图形连接，可以消除图形上电荷产生的静电。

定义联通图形规则，所述联通图形用于联通产生静电聚集处图形；所述规则包括:线宽、面积和图形间距；所述生静电聚集处是gds图形在掩模板上有铬(cr)覆盖的位置；

根据所述规则通过设计规则检测在掩模板gds图形标记出所有需要联通的图形；

根据当前层设计规则和掩模板等级定义需要联通图形的联通方式和联通尺寸，掩模板等级选择连接图形为line，线宽为14nm；

对掩模板gds图形进行tdopc处理，包括重构时加入曝光辅助图形sraf，再加入联通图形，如图2所示；

仅对掩模板gds图形进行opc修正，不修正联通图形，使联通图形不会被曝光，如图3所示；

对加入联通图形的掩模板gds图形进行opc仿真检查，检查防静电联通图形对原始的版图的影响，仿真结果如图4所示，结果显示，仿真曝出图形与设计版图一致，加入的联通图形未被曝出，图5为局部放大图，获得最终联通图形。

可选择的，进一步改进上述第一实施例、第二实施例或第三实施例，其能应用于32nm、28nm、22nm、20nm以及小于16nm的工艺平台的掩模板图形opc。

可选择的，进一步改进上述第一实施例、第二实施例或第三实施例，其能应用于逻辑器件、存储器件、射频器件、高压器件、flash和eflash工艺平台的掩模板图形opc。

第四实施例；

本发明提供一种掩模板图形，其由上述第一实施例、第二实施例或第三实施例任意一项所述的掩模板图形opc方法获得。

第五实施例；

本发明提供一种掩模板，其由上述第四实施例所述掩模板图形制造。

第六实施例；

本发明提供一种终端设备，例如计算机，其用于执行第一实施例、第二实施例或第三实施例任意一项所述的掩模板图形opc方法。

除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。