版图修正方法及系统、掩模版、设备和存储介质与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种版图修正方法及系统、掩模版、设备和存储介质。


背景技术：

2.标准单元库是超大规模集成电路(very large scale integration，vlsi)自动化设计的基础，其采用全定制方法设计好各种标准单元(standard cell)电路的版图，然后把这些经过优化设计并验证通过的标准单元的版图存入数据库。设计时将所需标准单元从单元库中调出，将其排列成若干行，行间留有布线通道。然后根据电路要求将各标准单元用连线联接起来，同时把相应的输入/输出单元和压焊块连接起来，得到所要求的芯片版图。
3.标准单元库中通常具有多种类型的标准单元，例如高密度(high density)标准单元或高性能(high performance)标准单元。不同类型的标准单元具有不同的高度，每个标准单元具有固定的高度(即track高度)，标准单元中的电源、地线及输入输出端口位置都有特殊的规定，使得标准单元之间可以简单且有条理地进行连接，布局也有规律，为以后的高层次的系统设计带来很大的方便，并且带有很强的规律性。应用标准单元能够自动进行逻辑综合和版图布局布线，提高设计效率。


技术实现要素：

4.本发明实施例解决的问题是提供一种版图修正方法及系统、掩模版、设备和存储介质。
5.为解决上述问题，本发明实施例提供一种版图修正方法，包括：获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元区相邻接的第二标准单元区，在第二方向上，所述第一标准单元区的高度为所述第二标准单元区的高度的整数倍，所述第一标准单元内部具有若干第一有源区，所述第二标准单元内部具有若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述第一方向延伸至所述第一标准单元区和第二标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在第二方向上的边界相齐平，所述第一方向和第二方向相垂直；确定所述第一标准单元区和第二标准单元区的交界位置；在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
6.相应的，本发明实施例还提供一种版图修正系统，包括：版图获取模块，用于获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元区相邻接的第二标准单元区，在第
二方向上，所述第一标准单元和高度为所述第二标准单元的高度的整数倍，所述第一标准单元区内部具有若干第一有源区，所述第二标准单元区内部具有若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述的第一方向延伸至所述第一标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在所述第二方向上的边界相齐平，所述第一方向和第二方向相垂直；位置获取单元，用于确定所述第一标准单元区和第二标准单元区的交界位置；图形修正模块，用于在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
7.相应的，本发明实施例还提供一种掩模版，所述掩模版上的目标图形由本发明实施例所述的版图修正方法获得。
8.相应的，本发明实施例还提供一种设备，包括至少一个存储器和至少一个处理器，所述存储器存储有一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现本发明实施例所述的版图修正方法。
9.相应的，本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现本发明实施例所述的版图修正方法。
10.与现有技术相比，本发明实施例的技术方案具有以下优点：
11.本发明实施例提供的版图修正方法中，芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元区相邻接的第二标准单元区，在第二方向上，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，所述第一标准单元区内部具有若干第一有源区，所述第二标准单元区内部具有若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述第一方向延伸至所述第一标准单元区和第二标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在第二方向上的边界相齐平，所述第一方向和第二方向相垂直，确定所述第一标准单元区和第二标准单元区的交界位置后，在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形；其中，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能(high performance)芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗(low power)芯片的需求，并且通过去除位于所述交界位置处的边界区域中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而使完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
12.本发明实施例提供的版图修正系统包括：版图获取模块，用于获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元区相邻接的第二标准单元区，在第二方向上，所述第一标准单元和高度为所述第二标准单元的高度的整数倍，所述第一标准单元区内部具有
若干第一有源区，所述第二标准单元区内部具有若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述的第一方向延伸至所述第一标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在所述第二方向上的边界相齐平，所述第一方向和第二方向相垂直，位置获取单元，用于确定所述第一标准单元区和第二标准单元区的交界位置，图形修正模块，用于在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形；其中，所述第一标准单元区的高度为所述第二标准单元区的高度的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而使完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
附图说明
13.图1是一种标准单元的设计版图的示意图；
14.图2是本发明版图修正方法一实施例的流程图；
15.图3和图4是图2的步骤s1中，芯片设计版图的示意图；
16.图5是图2的步骤s3中，光学邻近正后的芯片设计版图的示意图；
17.图6是本发明版图修正系统一实施例的功能框图；
18.图7是本发明一实施例所提供的设备的硬件结构图。
具体实施方式
19.由背景技术可知，在版图设计时，将所需标准单元从单元库中调出并进行拼接。但是，目前难以获得同时满足低功耗和高性能需求的芯片。
20.现结合一种芯片设计版图分析难以获得同时满足低功耗和高性能需求芯片的原因。
21.参考图1，图1示出了一种标准单元的设计版图的示意图。具体地，图1示出了一个标准单元对应设计版图。
22.所述设计版图包括标准单元区(未标示)，所述标准单元区在边界处具有边界区域，所述标准单元区内具有两个有源区aa，所述设计版图包括多层具有目标图形的版图层，所述版图层包括：第一版图层(未标示)，所述第一版图层中的目标图形为鳍部图形50，所述鳍部图形50沿所述第一方向(如图1中x方向)延伸，并沿所述第二方向(如图1中y方向)平行排列；第二版图层(未标示)，位于所述第一版图层的上方，所述第二版图层中的目标图形为栅极图形10，所述栅极图形10沿第一方向平行排列，并沿第二方向延伸；第三版图层(未标示)，位于所述第二版图层的上方，所述第三版图层中的目标图形为栅极切段图形20，所述栅极切段图形20位于所述标准单元沿所述第二方向的边界区域中，用于在所述第二方向上对所述栅极图形进行切割；第四版图层(未标示)，位于所述第三版图层的上方，所述第四版
图层的目标图形为电源轨道埋层图形60，所述电源轨道埋层图形60位于所述栅极切断图形20中，且沿所述第一方向延伸。
23.对于鳍式场效应晶体管，标准单元的高度通常是由该标准单元的有源区所能容纳的鳍部数量决定的。
24.以标准单元结构为6track标准单元(即6t cell)为例，6track标准单元所对应的设计版图中，每个所述有源区aa中的鳍部图形50的数量为2个，所述标准单元结构为高密度标准单元(即hd-6t cell)结构，能形成面积较小的标准单元结构，且满足对低功耗芯片的需求，但难以满足高性能的需求。
25.标准单元库中还包括其他具有更大高度的标准单元，例如，7.5track标准单元(即7.5t cell)或9track标准单元(即9t cell)，用于满足高性能的需求，但增大标准单元结构的高度，则难以满足低功耗的需求。
26.然而，随着半导体集成电路的不断发展，亟需获得同时满足高性能和低功耗需求的芯片，从而满足日益增长的半导体应用的需求。
27.同时，栅极切段图形20通常沿所述第一方向向两侧延伸至标准单元区的外侧，因此，将不同高度的标准单元进行拼接时，更小高度的标准单元所对应设计版图中的栅极切段图形20会延伸至相邻更大高度的标准单元所对应设计版图中，从而对该更大高度的标准单元产生影响，因此，目前不同高度的标准单元之间也难以兼容。
28.为了解决所述技术问题，本发明实施例提供一种版图修正方法，包括：获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元区相邻接的第二标准单元区，在第二方向上，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，所述第一标准单元区内部具有若干第一有源区，所述第二标准单元区内部具有多个若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述第一方向延伸至所述第一标准单元区和第二标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在第二方向上的边界相齐平，所述第一方向和第二方向相垂直；确定所述第一标准单元区和第二标准单元区的交界位置；在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
29.本发明实施例在确定所述第一标准单元区和第二标准单元区的交界位置后，在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形；其中，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
30.图2是本发明版图修正方法一实施例的流程图。
31.本实施例中，版图修正方法包括以下基本步骤：
32.步骤s1：获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区，所述标准单元区包括用于形成第一标准单元的第一标准单元区、以及用于形成第二标准单元且在第一方向上与所述第一标准单元相邻接的第二标准单元区，在第二方向上，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，所述第一标准单元区内部具有若干第一有源区，所述第二标准单元区内部具有若干第二有源区，所述第二标准单元区在所述第二方向的边界处具有边界区域，所述边界区域还沿所述第一方向延伸至所述第一标准单元区和第二标准单元区的交界处，且在所述第一标准单元区和第二标准单元区的内部，所述第一有源区和相邻的第二有源区在第二方向上的边界相齐平，所述第一方向和第二方向相垂直；
33.步骤s2：确定所述第一标准单元区和第二标准单元区的交界位置；
34.步骤s3：在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
35.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.结合参考图2至图4，图3和图4是步骤s1对应的芯片设计版图的示意图。
37.需要说明的是，为了便于图示，图4中未示意出第一层金属互连线图形和源漏互连线图形。
38.具体地，执行步骤s1，获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区(未标示)，所述标准单元区包括用于形成第一标准单元的第一标准单元区c10、以及用于形成第二标准单元且在第一方向(如图2中x方向)上与所述第一标准单元区c10相邻接的第二标准单元区c20，在第二方向上(如图2中y方向)，所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，所述第一标准单元区c10内部具有若干第一有源区a10，所述第二标准单元区c20内部具有若干第二有源区a20，所述第二标准单元区c20在所述第二方向的边界处具有边界区域130，所述边界区域130还沿所述第一方向延伸至所述第一标准单元区c10和第二标准单元区c20的交界处，且在所述第一标准单元区c10和第二标准单元区c20的内部，所述第一有源区a10和相邻的第二有源区a20在第二方向上的边界相齐平，所述第一方向和第二方向相垂直。
39.所述芯片设计版图为待修正的版图，后续通过对所述芯片设计版图进行修正，从而使得所述芯片设计版图的标准单元区能够兼容不同高度的标准单元。
40.所述标准单元区包括第一标准单元区c10和第二标准单元区c20，所述第一标准单元区c10用于形成第一标准单元，所述和第二标准单元区c20用于形成第二标准单元。
41.参考图3，图3示出了在进行版图拼接之前，各个标准单元所对应的设计版图的示意图，本实施例中，获取所述芯片设计版图的步骤包括：提供标准单元库，所述标准单元库中含有多种类型的标准单元，所述多种类型的标准单元具有不同的高度。
42.所述标准单元库包含有半导体工艺中的标准单元，所述标准单元的布局通常使用最小设计规则(minimum design rule)。所述多种类型的标准单元具有不同的高度，用于满足不同的芯片性能需求。
43.需要说明的是，标准单元库中的标准单元的高度通常是固定的，方便版图的布局。其中，在标准单元库中，标准单元的高度通常以track作为计量单位。例如，标准单元的高度可以为6track、6.5track、7.5track或9track。
44.还需要说明的是，对于逻辑电路，有源区面积由标准单元的高度决定。例如，对于鳍式场效应晶体管，标准单元的高度由相对应有源区所能容纳的鳍部数量决定，且不同高度的标准单元具有相对应的功耗和功率特性。
45.作为一种施例，6track标准单元是标准单元库中高度最小的标准单元。
46.如图3所示，图3(a)表示第二标准单元所对应的设计版图的示意图，图3(b)表示第一标准单元所对应的设计版图的示意图。本实施例中，获取所述芯片设计版图的步骤还包括：从所述标准单元库中选取第一标准单元和第二标准单元所对应的设计版图，其中，所述第一标准单元所在的区域为第一标准单元区c10，所述第二标准单元所在的区域为第二标准单元区c20。
47.后续将第一标准单元和第二标准单元所对应的设计版图进行拼接，从而获得集成有第一标准单元和第二标准单元的芯片设计版图。
48.本实施例中，所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，因此，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第一标准单元的驱动电流至少可以为所述第二标准单元的驱动电流的两倍；而所述第二标准单元的高度h2较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求。
49.具体地，所述获取芯片设计版图的步骤中，沿所述第二方向，所述第一标准单元的高度h1为所述第二标准单元的高度h2的两倍。
50.作为一种示例，所述第一标准单元为12track标准单元，所述第二标准单元为6track标准单元。
51.本实施例中，所述第一标准单元区c10内部具有若干第一有源区a10，所述第二标准单元区c20内部具有若干第二有源区a20，所述第一有源区a10和第二有源区a20用于定义所述半导体结构衬底上的有源区位置，相应的，有源区之间的图形用于定于隔离区位置。其中，在半导体结构中，所述有源区指的是晶圆上用于形成有源器件的区域。
52.本实施例中，在所述第一标准单元区c10中，所述第一有源区a10的数量为2个，分别用于形成pmos晶体管和nmos晶体管。
53.具体地，所述第二标准单元区c20中的所述2个第一有源区a10分别用于形成n型鳍式场效应晶体管和p型鳍式场效应晶体管。
54.需要说明的是，每个标准单元对应的设计版图在各个方向均具有边界(即abut border)。
55.本实施例中，所述第二标准单元区c20在所述第二方向的边界处具有边界区域130。
56.所述边界区域130用于设定第二标准单元的栅极切断区域，从而将第二标准单元区c20内部的栅极图形和第二标准单元区c20外部的栅极图形进行分离。
57.此外，所述第二标准单元为6track标准单元，在6track标准单元中，电源轨道(power rail)埋层设置在该标准单元的顶部和底部，即设置在该标准单元沿第二方向(即
标准单元的高度方向)的边界处，从而使得接触孔插塞(contact)直接连接到该电源轨道埋层上，接触孔插塞和电源轨道埋层之间无需通孔(via)连接。相应的，所述边界区域还用于设定电源轨道埋层位置。
58.需要说明的是，在所述第二标准单元对应的设计版图中，边界区域130还沿第一方向向两侧延伸至第二标准单元区c20外部，即沿第一方向，边界区域130的长度大于第二标准单元的宽度。
59.参考图4，获取所述芯片设计版图的步骤还包括：将所述第一标准单元和第二标准单元所对应的设计版图置于同一标准单元区中并进行拼接，获得芯片设计版图。
60.具体地，在进行拼接时，第一标准单元和第二标准单元在排列方向(即第一方向)上的相邻边界相齐平，因此，在完成拼接后，所述第一标准单元区c10和第二标准单元区c20具有交界位置。
61.本实施例中，将所述第一标准单元和第二标准单元所对应的设计版图置于同一标准单元区中并进行拼接后，在所述第一标准单元区c10和第二标准单元区c20的内部，所述第一有源区a10和相邻的第二有源区a20在第二方向上的边界相齐平，则有利于使得第一标准单元和第二标准单元之间可以简单且有条理地进行连接，提高布局规律性，更有利于工艺实现。
62.本实施例中，所述第二标准单元区c20在所述第二方向的边界处具有边界区域130，且在第二标准单元对应的设计版图中，所述边界区域130还沿第一方向向两侧延伸至第二标准单元区c20外部，因此，在完成拼接后，所述边界区域130还沿所述第一方向延伸至所述第一标准单元区c10和第二标准单元区c20的交界处，即所述边界区域130还延伸至第一标准单元区c10的内部。
63.本实施例中，所述芯片设计版图包括多层具有目标图形的版图层。
64.本实施例中，所述版图层包括：第一版图层(未标示)，所述第一版图层中的目标图形为栅极图形100，所述第一标准单元区c10和第二标准单元区c20中的栅极图形100均沿所述第二方向延伸，并沿所述第一方向平行排列。
65.所述栅极图形100用于形成栅极结构(gate)。
66.作为一种示例，所述栅极结构为伪栅(dummy gate)结构。
67.本实施例中，所述版图层还包括：第二版图层(未标示)，位于所述第一版图层的上方，所述第二版图层中的目标图形包括位于所述边界区域130中的栅极切段图形200，所述栅极切段图形200沿所述第一方向延伸，用于在所述第二方向上对所述第二标准单元区中的栅极图形100进行切割。
68.本实施例中，在所述第二标准单元区中，所述边界区域130和栅极切段图形200所在的区域相重合。
69.所述栅极切段图形200用于定义所述第二标准单元区中的栅极图形100的切断位置。
70.所述第二版图层位于所述第一版图层的上方，则在半导体工艺中，先形成栅极结构，再进行栅极切断处理。
71.本实施例中，所述版图层还包括：第三版图层(未标示)，位于所述第二版图层的上方，所述第三版图层中的目标图形为沿所述第一方向延伸的电源轨道埋层图形300，所述电
源轨道埋层图形300位于所述栅极切段图形200内。
72.所述电源轨道埋层图形300用于形成电源轨道埋层，将所述标准单元与外部电路电连接。所述电源轨道埋层通常形成在衬底中。
73.所述第三版图层位于所述第二版图层的上方，则在半导体工艺中，在进行栅极切断处理之后，在栅极切断位置处的衬底中形成电源轨道埋层。
74.本实施例中，所述版图层还包括：第四版图层(未标示)，位于所述第三版图层的上方，所述第四版图层中的目标图形包括多个相隔离的接触孔插塞400，所述接触孔插塞400位于所述电源轨道埋层图形300内并沿所述第一方向平行排列。
75.所述接触孔插塞图形400用于形成接触孔插塞，将所述标准单元与外部电路电连接。例如，所述接触插塞可以用于与晶体管中的栅极相连，也可以用于与晶体管中的源极或漏极相连。
76.所述第四版图层位于所述第三版图层的上方，则在半导体工艺中，在形成电源轨道埋层之后，再在所述电源轨道埋层顶部形成接触孔插塞。
77.本实施例中，所述第一标准单元和第二标准单元中的各个晶体管为鳍式场效应晶体管，因此，所述版图层还包括：第五版图层(未标示)，位于所述第一版图层的下方，所述第五版图层中的目标图形为鳍部图形500，所述鳍部图形500沿所述第二方向延伸并沿所述第一方向排列，且在所述第一方向上，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500位于同一直线上。
78.所述鳍部图形500用于形成鳍部，所述鳍部用于提供晶体管的沟道。
79.而且，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500位于同一直线上，有利于将所述第一标准单元区c10和第二标准单元区c20拼接时互相兼容。
80.具体地，在所述芯片设计版图中，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500相连。
81.本实施例中，所述第五版图层位于所述第一版图层的下方，则在半导体工艺中，在形成栅极结构之前形成鳍部。
82.在半导体工艺中，栅极结构横跨所在区域中的鳍部并覆盖所述鳍部的部分顶部和部分侧壁，因此，所述栅极图形100与所在区域中的鳍部图形500正交。具体地，当所在区域中的鳍部图形500的数量为多个时，一个栅极图形100与多个鳍部图形500正交。
83.本实施例中，所述第一标准单元为12track标准单元，所述第二标准单元为6track标准单元，因此，每一所述第一有源区a10中的鳍部图形500的数量为6个，每一所述第二有源区a20中的鳍部图形500的数量为2个。
84.则本实施例中，在所述第一标准单元区c10中，每一所述第一有源区a10用于形成6个晶体管，在所述第二标准单元区c20中，每一所述第二有源区a20用于形成2个晶体管。因此，所述第一标准单元的驱动电流为第二标准单元区c20的驱动电流的3倍，同时，所述第一标准单元的高度为第二标准单元的高度的2倍，且通常情况下，不同的标准单元宽度相等，则在所述第一标准单元的面积为第二标准单元的面积的2倍的情况下，所述第一标准单元的驱动电流为第二标准单元的驱动电流的3倍，从而使得所述第一标准单元区c10单位面积内获得的驱动电流为第二标准单元区c20单位面积内获得的驱动电流的1.5倍，所述第一标
准单元区c10和第二标准单元区c20相拼接，大大提高了拼接后的标准单元的单位面积所提供的驱动电流，同时满足了低功耗和高性能的要求。
85.如图3所示，所述版图层还包括：第六版图层(未标示)，位于所述第一版图层的上方，所述第六版图层中的目标图形为源漏互连层图形610，源漏互连层图形610位于所述栅极图形100的两侧。具体地，所述源漏互连层图形610与所述鳍部图形500正交。
86.所述源漏互连层图形610用于形成源漏互连层，所述源漏互连层用于连接半导体结构中的源漏外延层。
87.如图3所示，所述版图层还包括：第七版图层(未标示)，位于所述第四版图层的上方，所述第七版图层中的目标图形为第一层金属互连图形600，第一层金属互连图形600位于所述电源轨道图形300内，并沿所述第一方向延伸至所述第二标准单元区c20中。
88.所述第一层金属互连图形600用于第一层金属互连线，在所述标准单元区中，所述第一层金属互连线作为电源轨道，所述电源轨道用于传输信号。
89.所述第七版图层位于所述第四版图层的上方，则在半导体工艺中，在形成接触孔插塞之后，再形成与所述接触孔插塞连接的电源轨道。
90.在拼接时，所述第二标准单元区c20中和第一标准单元区c10的金属互连线图形600在所述第一方向上完全对齐，有利于使得第一标准单元c10和第二标准单元c20之间可以简单且有条理地进行连接，使得拼接后所述第二标准单元区c20中和第一标准单元区c10共用第一层金属互连线图形600，从而使得所述第一标准单元和第二标准单元相兼容，同时提高布局规律性，为后续布线带来方便。
91.继续参考图4，所述版图层包括标记层(未标示)，所述标记层中的目标图形为沿所述第二方向延伸的边界标记图形120，所述边界标记图形120位于所述第一标准单元区c10和第二标准单元区c20的交界处，用于标记所述第一标准单元区c10和第二标准单元区c20的交界位置。
92.通过在所述芯片设计版图中加入标记层，能清晰地标识出所述第一标准单元区c10和第二标准单元区c20的交界处，以便更快地识别所述第一标准单元区c10和第二标准单元区c20的交界处不相兼容的目标图形，并去除影响拼接效果的目标图形，有利于提高修正的效率。
93.所述边界标记图形120用于标识所述第一标准单元区c10和第二标准单元区c20的边界。
94.继续参考图2和图4，执行步骤s2，确定所述第一标准单元区c10和第二标准单元区c20的交界位置。
95.通过确定所述第一标准单元区c10和第二标准单元区c20的交界位置，从而确定后续进行光学邻近修正的位置。
96.本实施例中，通过所述标记层中的边界标记图形120，确定所述第一标准单元区c10和第二标准单元区c20的位置。
97.通过所述标记层中的边界标记图形120，确定所述第一标准单元区c10和第二标准单元区c20的位置，简便易操作，更快地确定需要进行光学邻近修正的位置。
98.结合参考图2和图5，在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
99.需要说明的是，为了便于图示，图5中未示意出第一层金属互连线图形和源漏互连线图形。
100.所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域130中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区c10产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
101.本实施例中，对各个所述版图层中的目标图形进行光学邻近修正的步骤包括：对所述栅极切段图形100进行第一光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述栅极切段图形100；对所述电源轨道埋层图形300进行第二光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述电源轨道埋层图形300；对所述接触孔插塞400进行第三光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述接触孔插塞400。
102.所述边界区域130还沿所述第一方向延伸至所述第一标准单元区c10和第二标准单元区c20的交界处，因此，所述交界位置处的边界区域中具有所述栅极切段图形100、电源轨道埋层图形300和接触孔插塞400，，即所述栅极切段图形100、电源轨道埋层图形300和接触孔插塞400还位于部分的第一标准单元区c10中，在设计规则检查中容易引起邻接干扰问题。
103.其中，在鳍式场效应晶体管中，器件栅极结构两侧的鳍部中形成有源漏外延层，位于所述交界位置处的边界区域中的所述栅极切段图形100还延伸至第一标准单元区c10内部，因此，在半导体结构的制造过程中，栅极切段制程容易损伤第一标准单元区c10中靠近所述交界位置的源漏外延层，导致不良影响。
104.位于所述交界位置处的边界区域中的所述电源轨道埋层图形300，容易与第一标准单元区c10中靠近所述交界位置的源漏互连层图形610相短接，从而导致在半导体结构中，电源轨道埋层与源漏互连层发生短接。
105.位于所述交界位置处的边界区域中的所述接触孔插塞400容易违反设计规则中接触孔插塞400的最小间隔规则。
106.综上，通过对所述交界位置处的边界区域中的目标图形进行光学邻近修正，去除位于所述交界位置处的边界区域中的所述栅极切段图形100、电源轨道图形300和接触孔图形400，有利于解决因边界重叠部分引起的干扰问题，从而使得所述第一标准单元和第二标准单元拼接时相互兼容，同时，易于使修正后的芯片设计满足通过设计规则检查验证并具有可制造性。
107.具体地，所述光学邻近修正为对所述交界位置处的边界区域中的目标图形进行切割，通过删减位于所述交界位置处的边界区域中的所述栅极切段图形100、电源轨道图形300和接触孔图形400，修正芯片版图。
108.图6是本发明版图修正系统一实施例的功能框图。
109.结合参考图3至图6，所述版图修正系统包括：版图获取模块61，用于获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层，所述芯片设计版图包括标准单元区(未标示)，所述标准单元区包括用于形成第一标准单元的第一标准单元区c10、以及用于形成第二标准单元且在第一方向(如图4中x方向)上与所述第一标准单元区c10相邻接的第二标准单元区c20，在第二方向(如图3中y方向)上，所述第一标准单元区c10和高度h1为所述第二标准单元区c20的高度h2的整数倍，所述第一标准单元区c10内部具有若干第一有源区a10，所述第二标准单元区c20内部具有若干第二有源区a20，所述第二标准单元区c20在所述第二方向的边界处具有边界区域，所述边界区域还沿所述的第一方向延伸至所述第一标准单元区c10的交界处，且在所述第一标准单元区c10和第二标准单元区c20的内部，所述第一有源区a10和相邻的第二有源区a20在所述第二方向上的边界相齐平，所述第一方向和第二方向相垂直；位置获取单元62，用于确定所述第一标准单元区c10和第二标准单元区c20的交界位置；图形修正模块63，用于在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
110.其中，所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区c10产生影响，从而使得所述第一标准单元区c10与所述第二标准单元c20区能够在同一标准单元区中实现兼容，从而完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
111.具体地，结合参考图3、图4和图6，所述版图获取模块61用于获取芯片设计版图，所述芯片设计版图包括多层具有目标图形的版图层。
112.需要说明的是，为了便于图示，图4中未示意出第一层金属互连线图形和源漏互连线图形。
113.本实施例中，所述版图获取模块61包括版图读取单元，用于读取并显示所述芯片设计版图中的各个版图层。
114.所述芯片设计版图为待修正的版图，后续通过对所述芯片设计版图进行修正，从而使得所述芯片设计版图的标准单元区能够兼容不同高度的标准单元。
115.所述标准单元区包括第一标准单元区c10和第二标准单元区c20，所述第一标准单元区c10用于形成第一标准单元，所述和第二标准单元区c20用于形成第二标准单元。
116.本实施例中，所述版图获取模块61还包括标准单元库提供单元，用于在获取芯片设计版图之前，提供标准单元库，所述标准单元库中含有多种类型的标准单元，所述多种类型的标准单元具有不同的高度。
117.所述标准单元库包含有半导体工艺中的标准单元，所述标准单元的布局通常使用最小设计规则(minimum design rule)。所述多种类型的标准单元具有不同的高度，用于满足不同的芯片性能需求。
118.需要说明的是，标准单元库中的标准单元的高度通常是固定的，方便版图的布局。其中，在标准单元库中，标准单元的高度通常以track作为计量单位。例如，标准单元的高度
可以为6track、6.5track、7.5track或9track。
119.还需要说明的是，对于逻辑电路，有源区面积由标准单元的高度决定。例如，对于鳍式场效应晶体管，标准单元的高度由相对应有源区所能容纳的鳍部数量决定，且不同高度的标准单元具有相对应的功耗和功率特性。
120.作为一种施例，6track标准单元是标准单元库中高度最小的标准单元。
121.如图3所示，图3(a)表示第二标准单元所对应的设计版图的示意图，图3(b)表示第一标准单元所对应的设计版图的示意图。本实施例中，所述版图获取模块61还包括选取单元，用于从所述标准单元库中选取第一标准单元和第二标准单元所对应的设计版图，其中，所述第一标准单元所在的区域为第一标准单元区c10，所述第二标准单元所在的区域为第二标准单元区c20。
122.后续将第一标准单元和第二标准单元所对应的设计版图进行拼接，从而获得集成有第一标准单元和第二标准单元的芯片设计版图。
123.本实施例中，所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，因此，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第一标准单元的驱动电流至少可以为所述第二标准单元的驱动电流的两倍；而所述第二标准单元的高度h2较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求。
124.具体地，所述获取芯片设计版图的步骤中，沿所述第二方向，所述第一标准单元的高度h1为所述第二标准单元的高度h2的两倍。
125.作为一种示例，所述第一标准单元为12track标准单元，所述第二标准单元为6track标准单元。
126.本实施例中，所述第一标准单元区c10内部具有若干第一有源区a10，所述第二标准单元区c20内部具有若干第二有源区a20，所述第一有源区a10和第二有源区a20用于定义所述半导体结构衬底上的有源区位置，相应的，有源区之间的图形用于定于隔离区位置。其中，在半导体结构中，所述有源区指的是晶圆上用于形成有源器件的区域。
127.本实施例中，在所述第一标准单元区c10中，所述第一有源区a10的数量为2个，分别用于形成pmos晶体管和nmos晶体管。
128.具体地，所述第二标准单元区c20中的所述2个第一有源区a10分别用于形成n型鳍式场效应晶体管和p型鳍式场效应晶体管。
129.需要说明的是，每个标准单元对应的设计版图在各个方向均具有边界(即abut border)。
130.本实施例中，所述第二标准单元区c20在所述第二方向的边界处具有边界区域130。
131.所述边界区域130用于设定第二标准单元的栅极切断区域，从而将第二标准单元区c20内部的栅极图形和第二标准单元区c20外部的栅极图形进行分离。
132.此外，所述第二标准单元为6track标准单元，在6track标准单元中，电源轨道(power rail)埋层设置在该标准单元的顶部和底部，即设置在该标准单元沿第二方向(即标准单元的高度方向)的边界处，从而使得接触孔插塞(contact)直接连接到该电源轨道埋层上，接触孔插塞和电源轨道埋层之间无需通孔(via)连接。相应的，所述边界区域还用于
设定电源轨道埋层位置。
133.需要说明的是，在所述第二标准单元对应的设计版图中，边界区域130还沿第一方向向两侧延伸至第二标准单元区c20外部，即沿第一方向，边界区域130的长度大于第二标准单元的宽度。
134.本实施例中，所述版图获取模块61还包括版图定制单元，用于获取所述芯片设计版图的步骤还包括：将所述第一标准单元和第二标准单元所对应的设计版图置于同一标准单元区中并进行拼接，获得芯片设计版图。
135.具体地，所述版图拼接单元将所述第一标准单元和第二标准单元设置在芯片适当的位置并进行拼接，从而获得满足预设布局的芯片设计版图。
136.具体地，在进行拼接时，第一标准单元和第二标准单元在排列方向(即第一方向)上的相邻边界相齐平，因此，在完成拼接后，所述第一标准单元区c10和第二标准单元区c20具有交界位置。
137.本实施例中，将所述第一标准单元和第二标准单元所对应的设计版图置于同一标准单元区中并进行拼接后，在所述第一标准单元区c10和第二标准单元区c20的内部，所述第一有源区a10和相邻的第二有源区a20在第二方向上的边界相齐平，则有利于使得第一标准单元和第二标准单元之间可以简单且有条理地进行连接，提高布局规律性，更有利于工艺实现。
138.本实施例中，所述第二标准单元区c20在所述第二方向的边界处具有边界区域130，且在第二标准单元对应的设计版图中，所述边界区域130还沿第一方向向两侧延伸至第二标准单元区c20外部，因此，在完成拼接后，所述边界区域130还沿所述第一方向延伸至所述第一标准单元区c10和第二标准单元区c20的交界处，即所述边界区域130还延伸至第一标准单元区c10的内部。
139.作为一种示例，所述标准单元库提供单元、选取单元和版图定制单元集成于版图设计软件(例如，eda软件)中。
140.本实施例中，所述芯片设计版图包括多层具有目标图形的版图层。
141.本实施例中，所述版图层包括：第一版图层(未标示)，所述第一版图层中的目标图形为栅极图形100，所述第一标准单元区c10和第二标准单元区c20中的栅极图形100均沿所述第二方向延伸，并沿所述第一方向平行排列。
142.所述栅极图形100用于形成栅极结构(gate)。
143.作为一种示例，所述栅极结构为伪栅(dummy gate)结构。
144.本实施例中，所述版图层还包括：第二版图层(未标示)，位于所述第一版图层的上方，所述第二版图层中的目标图形包括位于所述边界区域130中的栅极切段图形200，所述栅极切段图形200沿所述第一方向延伸，用于在所述第二方向上对所述第二标准单元区中的栅极图形100进行切割。
145.本实施例中，在所述第二标准单元区中，所述边界区域130和栅极切段图形200所在的区域相重合。
146.所述栅极切段图形200用于定义所述第二标准单元区中的栅极图形100的切断位置。
147.所述第二版图层位于所述第一版图层的上方，则在半导体工艺中，先形成栅极结
构，再进行栅极切断处理。
148.本实施例中，所述版图层还包括：第三版图层(未标示)，位于所述第二版图层的上方，所述第三版图层中的目标图形为沿所述第一方向延伸的电源轨道埋层图形300，所述电源轨道埋层图形300位于所述栅极切段图形200内。
149.所述电源轨道埋层图形300用于形成电源轨道埋层，将所述标准单元与外部电路电连接。所述电源轨道埋层通常形成在衬底中。
150.所述第三版图层位于所述第二版图层的上方，则在半导体工艺中，在进行栅极切断处理之后，在栅极切断位置处的衬底中形成电源轨道埋层。
151.本实施例中，所述版图层还包括：第四版图层(未标示)，位于所述第三版图层的上方，所述第四版图层中的目标图形包括多个相隔离的接触孔插塞400，所述接触孔插塞400位于所述电源轨道埋层图形300内并沿所述第一方向平行排列。
152.所述接触孔插塞图形400用于形成接触孔插塞，将所述标准单元与外部电路电连接。例如，所述接触插塞可以用于与晶体管中的栅极相连，也可以用于与晶体管中的源极或漏极相连。
153.所述第四版图层位于所述第三版图层的上方，则在半导体工艺中，在形成电源轨道埋层之后，再在所述电源轨道埋层顶部形成接触孔插塞。
154.本实施例中，所述第一标准单元和第二标准单元中的各个晶体管为鳍式场效应晶体管，因此，所述版图层还包括：第五版图层(未标示)，位于所述第一版图层的下方，所述第五版图层中的目标图形为鳍部图形500，所述鳍部图形500沿所述第二方向延伸并沿所述第一方向排列，且在所述第一方向上，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500位于同一直线上。
155.所述鳍部图形500用于形成鳍部，所述鳍部用于提供晶体管的沟道。
156.而且，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500位于同一直线上，有利于将所述第一标准单元区c10和第二标准单元区c20拼接时互相兼容。
157.具体地，在所述芯片设计版图中，所述第一标准单元区c10中的鳍部图形500与所述第二标准单元区c20中的相邻鳍部图形500相连。
158.本实施例中，所述第五版图层位于所述第一版图层的下方，则在半导体工艺中，在形成栅极结构之前形成鳍部。
159.在半导体工艺中，栅极结构横跨所在区域中的鳍部并覆盖所述鳍部的部分顶部和部分侧壁，因此，所述栅极图形100与所在区域中的鳍部图形500正交。具体地，当所在区域中的鳍部图形500的数量为多个时，一个栅极图形100与多个鳍部图形500正交。
160.本实施例中，所述第一标准单元为12track标准单元，所述第二标准单元为6track标准单元，因此，每一所述第一有源区a10中的鳍部图形500的数量为6个，每一所述第二有源区a20中的鳍部图形500的数量为2个。
161.则本实施例中，在所述第一标准单元区c10中，每一所述第一有源区a10用于形成6个晶体管，在所述第二标准单元区c20中，每一所述第二有源区a20用于形成2个晶体管。因此，所述第一标准单元的驱动电流为第二标准单元区c20的驱动电流的3倍，同时，所述第一标准单元的高度为第二标准单元的高度的2倍，且通常情况下，不同的标准单元宽度相等，
则在所述第一标准单元的面积为第二标准单元的面积的2倍的情况下，所述第一标准单元的驱动电流为第二标准单元的驱动电流的3倍，从而使得所述第一标准单元区c10单位面积内获得的驱动电流为第二标准单元区c20单位面积内获得的驱动电流的1.5倍，所述第一标准单元区c10和第二标准单元区c20相拼接，大大提高了拼接后的标准单元的单位面积所提供的驱动电流，同时满足了低功耗和高性能的要求。
162.如图3所示，所述版图层还包括：第六版图层(未标示)，位于所述第一版图层的上方，所述第六版图层中的目标图形为源漏互连层图形610，源漏互连层图形610位于所述栅极图形100的两侧。具体地，所述源漏互连层图形610与所述鳍部图形500正交。
163.所述源漏互连层图形610用于形成源漏互连层，所述源漏互连层用于连接半导体结构中的源漏外延层。
164.如图3所示，所述版图层还包括：第七版图层(未标示)，位于所述第四版图层的上方，所述第七版图层中的目标图形为第一层金属互连图形600，第一层金属互连图形600位于所述电源轨道图形300内，并沿所述第一方向延伸至所述第二标准单元区c20中。
165.所述第一层金属互连图形600用于第一层金属互连线，在所述标准单元区中，所述第一层金属互连线作为电源轨道，所述电源轨道用于传输信号。
166.所述第七版图层位于所述第四版图层的上方，则在半导体工艺中，在形成接触孔插塞之后，再形成与所述接触孔插塞连接的电源轨道。
167.在拼接时，所述第二标准单元区c20中和第一标准单元区c10的金属互连线图形600在所述第一方向上完全对齐，有利于使得第一标准单元c10和第二标准单元c20之间可以简单且有条理地进行连接，使得拼接后所述第二标准单元区c20中和第一标准单元区c10共用第一层金属互连线图形600，从而使得所述第一标准单元和第二标准单元相兼容，同时提高布局规律性，为后续布线带来方便。
168.继续参考图4，所述版图层包括标记层(未标示)，所述标记层中的目标图形为沿所述第二方向延伸的边界标记图形120，所述边界标记图形120位于所述第一标准单元区c10和第二标准单元区c20的交界处，用于标记所述第一标准单元区c10和第二标准单元区c20的交界位置。
169.通过在所述芯片设计版图中加入标记层，能清晰地标识出所述第一标准单元区c10和第二标准单元区c20的交界处，以便更快地识别所述第一标准单元区c10和第二标准单元区c20的交界处不相兼容的目标图形，并去除影响拼接效果的目标图形，有利于提高修正的效率。
170.所述边界标记图形120用于标识所述第一标准单元区c10和第二标准单元区c20的边界。
171.继续参考图4和图6，所述位置获取单元62用于确定所述第一标准单元区c10和第二标准单元区c20的交界位置确定所述第一标准单元区c10和第二标准单元区c20的交界位置。
172.通过确定所述第一标准单元区c10和第二标准单元区c20的交界位置，从而确定后续进行光学邻近修正的位置。
173.本实施例中，通过所述标记层中的边界标记图形120，确定所述第一标准单元区c10和第二标准单元区c20的位置。
174.通过所述标记层中的边界标记图形120，确定所述第一标准单元区c10和第二标准单元区c20的位置，简便易操作，更快地确定需要进行光学邻近修正的位置。
175.结合参考图5和图6，所述图形修正模块63用于在所述交界位置处，对所述版图层中的目标图形进行光学邻近修正，用于去除位于所述交界位置处的边界区域中的目标图形。
176.具体地，所述图形修正模块63包括光学邻近修正系统。
177.需要说明的是，为了便于图示，图5中未示意出第一层金属互连线图形和源漏互连线图形。
178.所述第一标准单元的高度h1为所述第二标准单元的高度h2的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域130中的目标图形，避免位于所述交界位置处的边界区域中的目标图形120对第一标准单元区c10产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
179.本实施例中，对各个所述版图层中的目标图形进行光学邻近修正的步骤包括：对所述栅极切段图形100进行第一光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述栅极切段图形100；对所述电源轨道埋层图形300进行第二光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述电源轨道埋层图形300；对所述接触孔插塞400进行第三光学邻近修正，用于去除位于所述交界位置处的边界区域中的所述接触孔插塞400。
180.所述边界区域130还沿所述第一方向延伸至所述第一标准单元区c10和第二标准单元区c20的交界处，因此，所述交界位置处的边界区域中具有所述栅极切段图形100、电源轨道埋层图形300和接触孔插塞400，，即所述栅极切段图形100、电源轨道埋层图形300和接触孔插塞400还位于部分的第一标准单元区c10中，在设计规则检查中容易引起邻接干扰问题。
181.其中，在鳍式场效应晶体管中，器件栅极结构两侧的鳍部中形成有源漏外延层，位于所述交界位置处的边界区域中的所述栅极切段图形100还延伸至第一标准单元区c10内部，因此，在半导体结构的制造过程中，栅极切段制程容易损伤第一标准单元区c10中靠近所述交界位置的源漏外延层，导致不良影响。
182.位于所述交界位置处的边界区域中的所述电源轨道埋层图形300，容易与第一标准单元区c10中靠近所述交界位置的源漏互连层图形610相短接，从而导致在半导体结构中，电源轨道埋层与源漏互连层发生短接。
183.位于所述交界位置处的边界区域中的所述接触孔插塞400容易违反设计规则中接触孔插塞400的最小间隔规则。
184.综上，通过对所述交界位置处的边界区域中的目标图形进行光学邻近修正，去除位于所述交界位置处的边界区域中的所述栅极切段图形100、电源轨道图形300和接触孔图形400，有利于解决因边界重叠部分引起的干扰问题，从而使得所述第一标准单元和第二标
准单元拼接时相互兼容，同时，易于使修正后的芯片设计满足通过设计规则检查验证并具有可制造性。
185.具体地，所述光学邻近修正为对所述交界位置处的边界区域中的目标图形进行切割，通过删减位于所述交界位置处的边界区域中的所述栅极切段图形100、电源轨道图形300和接触孔图形400，修正芯片版图。
186.相应的，本发明实施例还提供一种掩模版，所述掩模版上的目标图形由前述实施例所述的版图修正方法获得。
187.通过前述的版图修正方法，使得第一标准单元和第二标准单元相兼容，因此，通过所述掩模版，能够获得同时满足低功耗和高性能需求的芯片。
188.本发明实施例还提供一种设备，该设备可以通过装载程序形式的上述版图修正方法，以实现本发明实施例提供的版图修正方法。
189.参考图7，示出了本发明一实施例所提供的设备的硬件结构图。本实施例所述设备包括：至少一个处理器01、至少一个通信接口02、至少一个存储器03和至少一个通信总线04。
190.本实施例中，所述处理器01、通信接口02、存储器03和通信总线04的数量均为至少一个，且所述处理器01、通信接口02以及存储器03通过所述通信总线04完成相互间的通信。
191.所述通信接口02可以为用于进行网络通信的通信模块的接口，例如为gsm模块的接口。
192.所述处理器01可能是中央处理器cpu，或者是特定集成电路asic(application specific integrated circuit)，或者是被配置成实施本实施例所述可靠性测试方法的一个或多个集成电路。
193.所述存储器03可能包含高速ram存储器，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。
194.其中，所述存储器03存储有一条或多条计算机指令，所述一条或多条计算机指令被所述处理器01执行以实现前述实施例提供的版图修正方法。
195.需要说明的是，上述的实现终端设备还可以包括与本发明实施例公开内容可能并不是必需的其他器件(未示出)；鉴于这些其他器件对于理解本发明实施例公开内容可能并不是必需，本发明实施例对此不进行逐一介绍。
196.本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现前述实施例提供的版图修正方法。
197.本发明实施例提供的版图修正方法中，所述第一标准单元的高度为所述第二标准单元的高度的整数倍，因此，所述第一标准单元的高度较大，所述第一标准单元能提供更大的驱动电流，有利于满足对高性能芯片的需求，所述第二标准单元的高度较小，所述第二标准单元的密度相应更大，有利于满足对低功耗芯片的需求，并且通过去除位于所述交界位置处的边界区域中的目标图形，避免位于所述交界位置处的边界区域中的目标图形对第一标准单元区产生影响，从而使得所述第一标准单元与所述第二标准单元能够在同一标准单元区中实现兼容，从而完成修正后的芯片设计版图既能获得较小尺寸的标准单元区，且同时满足低功耗和高性能的需求。
198.上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述
元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本技术之后的修改中作为新的权利要求包括。
199.本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(asic)、数字信号处理器(dsp)、数字信号处理器件(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、处理器、控制器、微控制器、微处理器等来实现。
200.在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
201.对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
202.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。