223、电容线259等各种布线的多个布线层、包含开关元件234的元件层 和包含像素电极235的电极层等的层叠构造。
[0105] 元件基板本体240由玻璃基板或蓝宝石基板、硅基板等构成。在元件基板本体240 上面设置有扫描线222。扫描线222例如由硅化钨（WSi)构成。扫描线222的厚度例如是 180nm以上且220nm以下。扫描线222具有遮光性，设置有从液晶层228的厚度方向平面 看时与开关元件234的大致整体重叠的区域。这样，光难以从扫描线222 -侧向开关元件 234入射。
[0106] 在包含扫描线222上的元件基板本体240的大致整个面，设置有例如由氧化硅构 成的第1层间绝缘膜241。第1层间绝缘膜241通过例如在原料气体中使用了正硅酸乙酯 (以下称为TEOS)的CVD法等形成。第1层间绝缘膜241的厚度例如是380nm以上且420nm 以下。
[0107] 在第1层间绝缘膜241上面的像素 TFT部，设置有开关元件234。开关元件234包 含半导体层242、栅极绝缘膜243和栅极电极244。半导体层242例如由多晶硅构成，包含 高浓度杂质区域、低浓度杂质区域和沟道区域。高浓度杂质区域被设置在沟道长度方向的 沟道区域的两侧，高浓度杂质区域的一方是源极区域，另一方是漏极区域。半导体层242是 在开关元件234的导通状态下电子变成载流子的N沟道型的半导体层。半导体层242的厚 度例如是大约40nm。
[0108] 栅极绝缘膜243设置在半导体层242的上面。栅极绝缘膜243例如由氧化硅构成， 通过热氧化法等形成。栅极绝缘膜243的厚度例如是43nm以上且56nm以下。
[0109] 栅极电极244例如由导电性的多晶硅构成，在与从液晶层228的厚度方向平面看 的沟道区域重叠的区域形成。栅极电极244的厚度例如是15nm以上且105nm以下。
[0110] 设置有贯通第1层间绝缘膜241和栅极绝缘膜243而通到扫描线222的第1接触 孔245a~245c。栅极电极244的一部分被埋入第1接触孔245a、245b的内侧，与扫描线 222电气连接。第1接触孔245c被设置在扫描线引出部，在第1接触孔245c的内侧埋入用 于将扫描线222与扫描线驱动电路231连接的导电部246。
[0111] 在包含开关元件234上的元件基板本体240上的大致整个面，设置有第2层间绝 缘膜247。第2层间绝缘膜247与第1层间绝缘膜241 -样由例如氧化硅构成，并通过CVD 法等形成。第2层间绝缘膜247的厚度例如是280nm以上且320nm以下。
[0112] 形成有贯通第2层间绝缘膜247而通到半导体层242的高浓度杂质区域的第2接 触孔248a、248b。在像素 TFT部的第2层间绝缘膜247上面设置有存储电容249。存储电 容249包含电容下部电极250、电容绝缘膜251和电容上部电极252。
[0113] 电容下部电极250的一部分被埋入第2接触孔248a的内侧，与半导体层242的高 浓度杂质区域（漏极区域）电气连接。此外，电容下部电极250的一部分与像素电极235电 气连接。电容下部电极250例如由导电性的多晶硅构成，其厚度例如是95nm以上且105nm 以下。
[0114] 电容上部电极252与电容下部电极250夹着电容绝缘膜251相对配置。电容上部 电极252例如通过从下层开始依次层叠氮化钛层（例如厚度是47nm以上且53nm以下）、铝 层（例如厚度是142nm以上且158nm以下）、氮化钛层（例如厚度是97nm以上且103nm以 下）的三层构造的膜构成。电容上部电极252的电位在驱动液晶层228时，被保持在例如 对置电极电位V OT。
[0115] 电容上部电极252具有遮光性，被设置在从液晶层228的厚度方向平面看时与开 关元件234的大致整体重叠的区域。这样，光难以从液晶层228 -侧向开关元件234入射。
[0116] 当对像素电极235施加驱动电压时，存储电容249与像素电极235 -起被充电。这 样，由于在开关元件234处的泄漏而造成的电量的减少量占在像素电极235中保持的电量 的比例变低，因此，可以减少泄漏的影响。
[0117] 电容绝缘膜251例如由氧化硅构成，并通过热氧化法等形成。电容绝缘膜251的 厚度例如是3nm以上且5nm以下。从增大存储电容249的电容的观点看，在可确保膜的可 靠性的范围内优选地将电容绝缘膜251的厚度设定得薄。
[0118] 在包含存储电容249上的元件基板本体240上的大致整个面，设置有第3层间绝 缘膜253。第3层间绝缘膜253通过利用在原料气体中采用TEOS的等离子CVD法形成的 氧化硅膜（以下称为P-TEOS膜）构成。第3层间绝缘膜253的厚度例如是380nm以上且 420nm以下。
[0119] 在第3层间绝缘膜253上面设置有数据线223、像素电极用的中继电极254、基板 间导通端子用的中继电极255以及安装端子用的中继电极256。本实施方式的数据线223 通过从下层开始顺序地层叠钛层（例如厚度是19nm以上且21nm以下）、氮化钛层（例如 厚度是47nm以上且53nm以下）、错层（例如厚度是332nm以上且368nm以下）、氮化钛层 (例如厚度是142nm以上且158nm以下）的四层构造的膜构成。上述的第2接触孔248b贯 通第3层间绝缘膜253。数据线223的一部分被埋入第2接触孔248b的内侧，与半导体层 242的高浓度杂质区域的一方（源极区域）电气连接。数据线223根据需要在第3层间绝 缘膜253上绕回，与安装端子用的中继电极256电气连接。
[0120] 设置有贯通第3层间绝缘膜253而通到电容下部电极250的第3接触孔257。像 素电极用的中继电极254的一部分被埋入第3接触孔257的内侧，与电容下部电极250电 气连接。
[0121] 上述的第1接触孔245c贯通第2层间绝缘膜247和第3层间绝缘膜253。在第1 接触孔245c内埋入的导电部246根据需要，在第3层间绝缘膜253上绕回布线，并与安装 端子用的中继电极电连接。导电部246和与数据线223电气连接的中继电极256被连接到 其它中继电极。
[0122] 基板间导通端子用的中继电极255被设置在例如第3层间绝缘膜253上面的基板 间导通端子部。导电部246、中继电极254~256和数据线223在上述的四层构造的膜形成 之后，通过将该膜图案化而一并形成。
[0123] 在包含数据线223上和中继电极254~256上的元件基板本体240上的大致整个 面，设置有第4层间绝缘膜258。第4层间绝缘膜258例如由P-TEOS膜构成。在第4层间 绝缘膜258上，通过CMP法等被平坦化。第4层间绝缘膜258被形成使该膜上平坦化的厚 度。第4层间绝缘膜258的厚度根据底层的凹凸而部分不同，在最薄部是大约600nm，在最 厚部是大约2500nm。
[0124] 在第4层间绝缘膜258的上面，设置有电容线259、像素电极用的第2中继电极 260、基板间导通端子用的第2中继电极261和安装端子用的第2中继电极262。电容线259 在第4层间绝缘膜258上绕回，与基板间导通端子用的第2中继电极261电气连接。此外， 电容线259通过图示省略的多层布线与存储电容249的电容上部电极252电气连接。电容 线259通过例如从下层开始顺序地层叠铝层（例如厚度是315nm以上且385nm以下）和氮 化钛层（例如厚度是135nm以上且165nm以下）的两层构造的膜而构成。
[0125] 贯通第4层间绝缘膜258形成第4接触孔263a~263c。第4接触孔263a通到 像素电极用的中继电极254。像素电极用的第2中继电极260的一部分被埋入第4接触孔 263a的内侧，与像素电极用的中继电极254电气连接。
[0126] 第4接触孔263b通到基板间导通端子用的中继电极255。基板间导通端子用的第 2中继电极261的一部分被埋入第4接触孔263b的内侧，与基板间导通端子用的中继电极 255电气连接。
[0127] 第4接触孔263c通到安装端子用的中继电极256。安装端子用的第2中继电极 262的一部分被埋入第4接触孔263c的内侧，与安装端子用的中继电极256电气连接。电 容线259、第2中继电极260~262在形成了上述两层构造的膜之后，通过将该膜图案化而 一并形成。
[0128] 在包含电容线259上以及第2中继电极260~262上的元件基板本体240上的 大致整个面，设置有第5层间绝缘膜264。第5层间绝缘膜264通过例如从下层开始层叠 P-TEOS膜265和硼硅酸盐玻璃膜266的两层构造的膜而构成。也可以替代硼硅酸盐玻璃膜 266而采用NSG (非掺杂硅酸盐玻璃）、PSG(磷硅酸盐玻璃）、BPSG (硼磷硅酸盐玻璃）等硅 酸盐玻璃膜。P-TEOS膜265与第4层间绝缘膜258同样，被形成为使该膜上平坦化的厚度。 P-TEOS膜265的厚度根据底层的凹凸而部分不同，在最薄部是大约600nm，在最厚部是大约 llOOnm。硼娃酸盐玻璃膜的厚度例如是55nm以上且95nm以下。
[0129] 在第5层间绝缘膜264的上面设置有像素电极235。像素电极235呈岛状，并对每 个像素设置。像素电极235例如由错构成，其厚度例如是180nm以上且220nm以下。贯通 第5层间绝缘膜264形成第5接触孔267a~267c。第5接触孔267a通到像素电极用的第 2中继电极260。像素电极235的一部分被埋入第5接触孔267a的内侧，与像素电极用的 第2中继电极260电气连接。
[0130] 在像素电极235的周边部设置有平坦化膜268。在显示区域202A中，平坦化膜268 被形成为埋在多个像素电极235之间。平坦化膜268例如由P-TEOS膜构成，其厚度例如是 180nm以上且220nm以下。
[0131] 在显示区域202A中的像素电极235上和平坦化膜268上，设置有增反射膜269。 增反射膜269例如通过从下层开始顺序地层叠 P-TEOS膜和通过等离子CVD法形成的氮化 娃膜的两层构造的膜而构成。P-TEOS膜的厚度是例如67nm以上且83nm以下，氮化娃膜的 厚度例如是58nm以上且72nm以下。
[0132] 在增反射膜269的上面，形成有第1电介质层270。第1电介质层270与液晶层 228相比，厚度变薄，其厚度例如是240nm以上且300nm以下。第1电介质层270由电阻率 比液晶层228高的材质即氧化硅构成。由于第1电介质层270的厚度比液晶层228薄，并 且电阻率比液晶层228高，因此，对液晶层228施加的电场难以妨碍第1电介质层270。本 实施方式的第1电介质层270由厚度是大约300nm的P-TEOS膜构成，形成比下述的第1取 向膜271更致密的膜质。此外，厚度比后述的第2电介质层284厚。
[0133] 在第1电介质层270的上面，设置有第1取向膜271。第1取向膜271限制电场未 被施加状态的液晶层228的取向状态。第1取向膜271由实施取向处理的膜构成。本实施 方式的第1取向膜271由氧化硅构成，并例如通过斜方蒸镀法、斜方溅射法形成。第1取向 膜271的厚度例如是40nm以上且80nm以下。
[0134] 在基板间导通端子部的平坦化膜268的上面，设置有基板间导通端子272。基板间 导通端子272例如由铟锡氧化物（ITO)构成，其厚度例如是135nm以上、165nm以下。上述 的第5接触孔267b贯通第1电介质层270、增反射膜269以及平坦化膜268,通到基板间导 通端子用的第2中继电极261。基板间导通端子272的一部分被埋入第5接触孔267b的内 侦牝与基板间导通端子用的第2中继电极261电气连接。
[0135] 在安装端子部的电介质层的上面，设置有安装端子273。安装端子273与扫描线驱 动电路231或数据线