一种测试元件组、阵列基板及显示装置的制造方法
【技术领域】
[0001]本实用新型涉及显示技术领域，尤其涉及一种测试元件组、阵列基板及显示装置。
【背景技术】
[0002]一般在显不面板的广品制造阶段，为监控显不面板的有效显不区(AA区，ActiveArea)的特性值，会在显示面板的非显示区域设计一些TEG(测试元件组)，这些测试元件组用于监控显示面板中的薄膜晶体管、静电放电保护电路等各种元件的特性。
[0003]如图1所示，是现有的一阵列基板上的测试元件组的结构示意图，该测试元件组包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，其中，待测试元件包括:薄膜晶体管101、薄膜晶体管102以及二极管静电放电保护电路103、104和105，其中，薄膜晶体管101的沟道方向与薄膜晶体管102的沟道方向相互垂直，薄膜晶体管101对应三个测试电极201、202和203，薄膜晶体管102对应三个测试电极204、205和206，二极管静电放电保护电路103对应两个测试电极207和208、二极管静电放电保护电路104对应两个测试电极209和210，二极管静电放电保护电路105对应两个测试电极211和212。
[0004]上述测试元件组存在以下问题:每一待测试元件均对应至少两个独立的测试电极，测试成本较高，且占用较多的空间，此外，在对多个待测试元件进行测试时，由于每个待测试元件均对应不同的测试电极，因而需要不断地更换测试装置的测试位置再进行测试，较为费时。
【实用新型内容】
[0005]有鉴于此，本实用新型提供一种测试元件组、阵列基板及显示装置，以解决现有的测试元件组测试成本高，占用空间大，且测试过程费时的问题。
[0006]为解决上述技术问题，本实用新型提供一种测试元件组，包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。
[0007]优选地，所述待测试元件包括:第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的沟道方向和第二薄膜晶体管的沟道方向相互垂直，所述第一薄膜晶体管和第二薄膜晶体管的栅电极、源电极和漏电极均连接一测试电极，且所述第一薄膜晶体管与第二薄膜晶体管共用至少一个测试电极。
[0008]优选地，所述第一薄膜晶体管的栅电极与第二薄膜晶体管的栅电极共用第一测试电极。
[0009]优选地，所述第一测试电极与所述第一薄膜晶体管和第二薄膜晶体管的栅电极同层同材料设置。
[0010]优选地，所述第一薄膜晶体管的源电极和漏电极中的一个电极，与所述第二薄膜晶体管的源电极和漏电极中的一个电极，共用第二测试电极。
[0011]优选地，所述第二测试电极与所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极同层同材料设置。
[0012]优选地，所述待测试元件包括:至少两个二极管静电放电保护电路，每一所述二极管静电放电保护电路均连接两个测试电极，且至少具有一个测试电极，由至少两个二极管静电放电保护电路共用。
[0013]优选地，所述待测试元件包括:至少一个薄膜晶体管和至少一个二极管静电放电保护电路，每一所述薄膜晶体管的栅电极、源电极和漏电极均连接有一测试电极，每一所述二极管静电放电保护电路连接两个测试电极，且具有至少一个测试电极，由至少一个薄膜晶体管和至少一个二极管静电放电保护电路共用。
[0014]优选地，所述薄膜晶体管和所述二极管静电放电保护电路的测试电极与所述薄膜晶体管的源电极、漏电极或栅电极同层同材料设置。
[0015]本实用新型还提供一种阵列基板，包括形成在所述阵列基板的非显示区域的测试元件组，所述测试元件组为上述测试元件组。
[0016]本实用新型还提供一种显示装置，包括上述阵列基板。
[0017]本实用新型还提供一种测试元件组的制作方法，用于制作上述测试元件组。
[0018]本实用新型的上述技术方案的有益效果如下:
[0019]测试元件组中存在至少一个测试电极，由至少两个待测试元件共用，因而，可减少测试电极的个数，降低了测试成本以及测试元件组占用的空间，同时，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性。
【附图说明】
[0020]图1为现有的一阵列基板上的测试元件组的结构示意图；
[0021 ]图2-图14为本实用新型一实施例的阵列基板的制作方法示意图；
[0022]图15为采用图2-图14制作的阵列基板的正视图。
【具体实施方式】
[0023]为解决现有的测试元件组测试成本高，占用空间大，且测试过程费时的问题，本实用新型提供一种测试元件组，包括多个待测试元件以及多个用于对所述待测试元件进行测试的测试电极，每一所述待测试元件与至少两个所述测试电极连接，其中，所述多个测试电极中包括至少一个测试电极，由至少两个待测试元件共用。
[0024]由于存在至少一个测试电极，由至少两个待测试元件共用，因而，可减少测试电极的个数，降低了测试成本以及测试元件组占用的空间，同时，对共用测试电极的不同待测试元件进行测试时，无需移动测试装置与共用测试电极的连接，降低了测试时间，提高了测试的时效性。
[0025]上述待测试元件可以包括:薄膜晶体管。
[0026]在本实用新型的一实施例中，所述待测试元件可以包括:第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管的沟道方向和第二薄膜晶体管的沟道方向相互垂直，所述第一薄膜晶体管和第二薄膜晶体管的栅电极、源电极和漏电极均连接一测试电极，且所述第一薄膜晶体管与第二薄膜晶体管共用至少一个测试电极。
[0027]所述第一薄膜晶体管的栅电极可以与第二薄膜晶体管的栅电极共用第一测试电极。
[0028]优选地，所述第一测试电极与所述第一薄膜晶体管和第二薄膜晶体管的栅电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
[0029]所述第一薄膜晶体管的源电极和漏电极中的一个电极，可以与所述第二薄膜晶体管的源电极和漏电极中的一个电极，共用第二测试电极。
[0030]S卩:所述第一薄膜晶体管的源电极可以与所述第二薄膜晶体管的源电极共用第二测试电极;或者，
[0031]所述第一薄膜晶体管的源电极可以与所述第二薄膜晶体管的漏电极共用第二测试电极;或者，
[0032]所述第一薄膜晶体管的漏电极可以与所述第二薄膜晶体管的源电极共用第二测试电极;或者，
[0033]所述第一薄膜晶体管的漏电极可以与所述第二薄膜晶体管的漏电极共用第二测试电极。
[0034]优选地，所述第二测试电极与所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
[0035]上述实施例中，测试元件组包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管可共用一个或两个测试电极。
[0036]在本实用新型的另一实施例中，所述待测试元件可以包括:至少两个二极管静电放电保护电路，每一所述二极管静电放电保护电路均连接两个测试电极，且至少具有一个测试电极，由至少两个二极管静电放电保护电路共用。
[0037]举例来说，所述待测试元件可以包括两个二极管静电放电保护电路，该两个二极管静电放电保护电路可以共用一个测试电极。
[0038]在本实用新型的另一实施例中，所述待测试元件可以包括:至少一个薄膜晶体管和至少一个二极管静电放电保护电路，每一所述薄膜晶体管的栅电极、源电极和漏电极均连接有一测试电极，每一所述二极管静电放电保护电路连接两个测试电极，且具有至少一个测试电极，由至少一个薄膜晶体管和至少一个二极管静电放电保护电路共用。
[0039]优选地，所述薄膜晶体管和所述二极管静电放电保护电路的测试电极与所述薄膜晶体管的源电极、漏电极或栅电极同层同材料设置，通过一次构图工艺形成，从而可降低制作成本。
[0040]本实用新型还提供一种阵列基板，包括形成在所述阵列基板的非显示区域的测试元件组，所述测试元件组为上述任一实施例所述的测试元件组。
[0041]本实用新型还提供一种显示装置，包括上述阵列基板。
[0042]本实用新型还提供一种测试元件组的制作方法，用于制作上述任一实施例中的测试元件组。
[0043]下面将结合附图和实施例，对本实用新型的【具体实施方式】作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。
[0044]请参考图2-图14，为本实用新型一实施例的阵列基板的制作方法示意图，所述方法包括以下步骤:
[0045]步骤11:提供一基板(substrate )301，并对基板301进行清洗处理。基板301由玻璃等透明材料构成。然后，利用PECVD(等离子体增强化学气相沉积法)方法在基板301上形成一缓冲层(buffer) 302和一非晶硅薄膜(a-si)303a，如图2所示。所述缓冲层302可以是由氧化硅或氮化硅形成的单一层，或者由氧化硅和氮化硅形成的复合层，若为复合层，氧化硅厚度为50-100纳米，氮化硅厚度为100-300纳米，非晶硅薄膜厚度为40-50纳米;接着将基板301送往高温炉中进行处理，以达到脱氢(减少非晶硅薄膜中氢的含量)的目的，一般将氢的含量控制在2%以内。
[0046]步骤12:把上述基板进行准分子激光退火(ELA)处理，使非晶硅薄膜303a转变多晶硅薄膜303b;在多晶硅薄膜303b上涂覆光刻胶，并藉由掩膜版，对光刻胶进行曝光显影形成光刻胶图形401，如图3所示。
[0047]步骤13:利用刻蚀的方法进行多晶硅薄膜303b的刻蚀，最后再利用Striper(剥离机)将光刻胶剥离，形成有源层303的图形，如图4所示。
[0048]步骤14:利用PECVD的方式沉积栅电极绝缘层(GI Layer) 304，如图5所示。
[0049]步骤15:利用派射(Sputter)工艺沉积栅金属