改进的竖直3D存储器装置及存取方法与流程

改进的竖直3d存储器装置及存取方法


背景技术：

1.以下公开内容大体上涉及电子器件的领域，且更特定地涉及一种改进的竖直3d(三维)存储器装置结构及一种相关存取方法。
2.电子存储器装置(下文中简称为“存储器装置”)广泛地用以将数据存储于各种电子装置中，所述电子装置是例如平板计算机、计算机、无线通信装置(例如，智能手机)、相机、数字显示器及类似者。
3.存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中存储信息。信息通过编程存储器装置的不同状态而进行存储。举例来说，二进制装置最常存储常常由逻辑1或逻辑0表示的两种状态中的一者。在其它装置中，可存储多于两种状态。为了存取所存储信息，装置的组件可读取或感测存储器装置中的至少一种所存储状态。为了存储信息，装置的组件可在存储器装置中写入或编程状态。
4.存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻ram(rram)、快闪存储器、相变存储器(pcm)、其它基于硫属化物的存储器及其它存储器装置。存储器装置可为易失性的或非易失性的。
5.通常，改进存储器装置可包含增大存储器单元密度、提高读取/写入速度、增强可靠性、延长数据保持、降低功率消耗，或缩减制造成本，以及其它度量。可能需要用于节省存储器阵列中的空间、增大存储器单元密度或减小具有三维竖直架构的存储器阵列的总功率使用的解决方案。
6.本公开的目标是提供具有额外选择元件的改进的存储器装置，及用于存取存储器装置的存储器单元的高效方法。
附图说明
7.图1示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的实例存储器阵列的实例。
8.图2a到2f示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的实例存储器阵列的各种视图。
9.图3a到3i示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的实例存储器阵列的各种视图。
10.图4a及4b示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的另一实例存储器阵列的各种视图。
11.图5示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的另一实例存储器阵列。
12.图6示出根据如本文所公开的实例的实例nmos tft。
13.图7a到7c示出根据如本文所公开的实例的实例nmos tft选择器的各种视图。
14.图8a到8d示出根据如本文所公开的实例的用于存取具有nmos tft选择器的竖直
3d存储器装置的存储器单元的各种图解。
15.图9展示根据如本文所公开的实例的示出用于存取具有nmos tft选择器的竖直3d存储器装置的方法的流程图。
具体实施方式
16.本公开涉及具有nmos tft选择器的竖直3d存储器装置，及其存取方法。所述存储器装置可包括：存储器层，其包含形成于其中的存储器单元的竖直三维(3d)存储器阵列，其中存储器单元经由彼此正交的字线及数字线被存取，且所述数字线呈竖直延伸的导电支柱的形式；支柱选择层，其形成于所述存储器层下方，且其中形成有用于存取存储器单元的薄膜晶体管(tft)；及外围电路层，其形成于所述支柱选择层下方，且具有用于字线及位线的感测放大器及解码电路系统，其中针对每一支柱配置tft。在一些情况下，所述tft为n型金属氧化物半导体(nmos)晶体管，其中漏极区耦合到所述支柱。在一些情况下，所述tft的沟道区扩展达到第一预定值。在一些情况下，所述tft具有两个栅极区，其平行于位于所述沟道区的一侧的栅极氧化物及位于所述沟道区的另一侧的另一栅极氧化物。在一些情况下，所述沟道区形成于所述漏极区下方，且源极区形成于所述沟道区下方。在一些情况下，所述沟道区的长度延长到第二预定值。在一些情况下，所述第一预定值为120nm。在一些情况下，所述第二确定值为220nm。在一些情况下，导电支柱进一步包含彼此分隔开的第一子支柱及第二子支柱，且两个tft经配置用于所述导电支柱，其中一个用于所述第一子支柱且另一个用于所述第二子支柱。在一些情况下，所述tft的间距与所述支柱的间距相符。
17.在一些实例中，薄膜晶体管(tft)的矩阵经提供于所述数字线下方及/或上方，其中每一数字线一个晶体管，而具有用于字线及位线的感测放大器及解码电路系统的外围电路系统形成于所述矩阵下方。
18.因此，薄膜晶体管的所述矩阵形成于多晶硅层中，而所述外围电路层实现于硅衬底层中；在一些实例中，所述外围电路层可位于所述多晶硅层下方，且所述多晶硅层可位于所述3d存储器阵列下方。
19.在一些实例中，所述存储器装置可包含导电接点的布置及穿过导电材料及绝缘材料的交替层的开口，其可缩减所述存储器单元之间的间距，同时维持介电厚度以保持待施加到所述存储器装置的存储器阵列的电压，且所述存储器装置还可包含耦合到每一导电接点的选择晶体管，其为实现所述竖直3d存储器装置的解码的所述nmos tft。
20.在一些实例中，所述存储器装置可包含具有布置成图案(例如，几何图案)的接点集合的衬底及形成于所述衬底上的第一绝缘材料(例如，介电材料)。导电材料的平面的集合可通过第二绝缘材料(例如，介电材料)彼此分隔开且形成于衬底材料上。即，导电材料与绝缘材料的交替平面可形成于所述衬底上。导电材料的平面可为字线的实例。
21.在存储器装置的制造期间，可通过蚀刻导电材料与绝缘材料的交替平面来形成一或多个沟槽。所述沟槽可彼此平行延伸且暴露所述衬底。在一些实例中，导电材料与介电材料的平面可形成沟槽的侧壁。导电材料的平面可以使得介电材料与导电材料的平面形成凹部的集合的方式进行蚀刻，其中每一凹部可经配置以接纳存储元件材料(例如，硫属化物材料)。牺牲层(例如，保形材料)可沉积于沟槽中，且在一些情况下，牺牲层填充凹部。绝缘材料可沉积于沟槽中，位于牺牲层顶部。
22.可移除牺牲层及绝缘物的部分以形成第一开口。第一开口可暴露衬底的部分、导电接点的集合中的至少一些，及导电材料的平面及介电材料的平面的部分。存储元件材料(例如，硫属化物材料)可沉积于第一开口中。存储元件材料可填充通过介电材料的平面及导电材料的平面形成的凹部。可从第一开口部分移除存储元件材料从而保留凹部中的存储元件材料。定位于凹部中的存储元件材料可为存储元件组件(例如，硫属化物组件)。
23.可在包含凹部中的存储组件的第一开口中形成导电支柱。导电支柱可经布置以延伸穿过导电材料的平面(例如，大体上垂直于导电材料的平面)且接触衬底。每一导电支柱可接触两个存储元件组件，所述两个存储元件组件又各自接触导电材料的同一平面。每一导电支柱可进一步与一个或两个导电接点耦合，且因此nmos tft可与每一导电支柱相关联。在一些情况下，支柱可由屏障材料及导电材料形成。在一些情况下，可针对每一支柱提供单一nmos tft。
24.可移除导电支柱的部分以形成第二开口。第二开口可将每一支柱划分为第一支柱及第二支柱。第一及第二支柱可为数字线的实例。第一支柱可接触耦合到导电材料的平面的第一存储元件组件，且第二支柱可接触耦合到导电材料的平面的第二存储元件组件。在一些情况下，第一支柱及第二支柱中的每一者可与衬底上的不同导电接点耦合。在一些其它情况下，第一支柱中的每一者可与衬底上的不同导电接点耦合，且第二支柱中的每一者可与形成于第一衬底上方的第二衬底上的不同导电接点耦合。在一些情况下，第一支柱及第二支柱中的每一者可与相应nmos tft相关联。换句话说，一个支柱可耦合有单一nmos tft。
25.在一些情况下，nmos tft可形成于存储器单元的阵列下方，具体地说，每一支柱下方。在一些情况下，nmos tft的漏极区可耦合到支柱。在一些情况下，nmos tft的活性区域(即，多晶硅沟道)可扩展到预定值(例如，120nm)。在一些情况下，nmos tft可具有两个栅极区，其在沟道区的一侧具有栅极氧化物，且在沟道区的另一侧具有另一栅极氧化物，由此使得nmos tft的宽度倍增。在一些情况下，存储器装置的第一底部硅层可专用于字线及位线的感测放大器及解码电路系统。在一些情况下，在第一硅层上方，可提供多晶硅的外延生长，且在此多晶硅层中，nmos tft可经提供为支柱下方的一种矩阵。
26.本公开进一步涉及用于存取具有nmos tft选择器的竖直3d存储器装置的存储器单元的方法。大体来说，3d存储器阵列的单元可通过字线及位线寻址。为了寻址目标单元，可将正偏压电压施加到数字线(其可为位线的竖直部分)，且可将负偏压电压施加到字线板。然而，接收负偏压电压的字线可与相关联于同一字线板且链接到其它支柱(即，位线的竖直部分)的所有其它单元共享。因此，有必要确定所要位线。
27.有可能选择具有单一nmos tft的单一单元，同时根据将在下文详细描述的存取方法取消选择所有其它者。因此，还有可能偏压设定电压或编程及复位电压以及读取电压。所公开的解决方案还适合于在负偏压电压被施加到数字线(其可为位线的竖直部分)且正偏压电压被施加到字线板时选择单一单元。
28.图1示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的存储器阵列100(例如，三维(3d)存储器阵列)的实例。存储器阵列100可包含定位于衬底104上方的存储器单元的第一阵列或叠组105及在第一阵列或叠组105的顶部上的存储器单元的第二阵列或叠组108。
29.存储器阵列100可包含字线110及数字线115。第一叠组105及第二叠组108的存储器单元各自可具有一或多个自选择存储器单元。尽管图1中所包含的一些元件标记为数值指示符，其它对应元件未作标记，但其是相同的或将被理解为类似的。
30.存储器单元的堆叠可包含第一介电材料120、存储元件材料125(例如，硫属化物材料)、第二介电材料130、存储元件材料135(例如，硫属化物材料)及第三介电材料140。在一些实例中，第一叠组105及第二叠组108的自选择存储器单元可具有共同导电线，以使得每一叠组105及108的对应自选择存储器单元可共享数字线115或字线110。
31.在一些实例中，存储器单元可通过将电脉波提供到单元来编程，所述单元可包含存储器存储元件。脉波可经由第一存取线(例如，字线110)或第二存取线(例如，数字线115)或其组合提供。在一些情况下，在提供脉波后，取决于存储器单元的极性，离子可在存储器存储元件内迁移。因此，相对于存储器存储元件的第一侧或第二侧的离子的浓度可至少部分地基于第一存取线与第二存取线之间的电压的极性。在一些情况下，经不对称成形的存储器存储元件可使离子在具有更大面积的元件的部分处更拥挤。存储器存储元件的某些部分可具有较高电阻率，且因此可引起比存储器存储元件的其它部分更高的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机制的实例。机制的此实例不应视为限制性的。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机制的其它实例。
32.存储器阵列100的架构可称为交叉点架构，在一些情况下，在所述交叉点架构中，存储器单元形成于如字线110与数字线115之间的拓朴交叉点处。此交叉点架构可提供相较于其它存储器架构具有较低生产成本的相对高密度数据存储。举例来说，交叉点架构可具有相较于其它架构具有减小的面积且因而具有增大的存储器单元密度的存储器单元。
33.虽然图1的实例展示两个存储器叠组105及108，但其它配置是可能的。在一些实例中，自选择存储器单元的单一存储器叠组可经构造在衬底104上方，其可称为二维存储器。在一些实例中，存储器单元的三个或四个存储器叠组可以类似方式经配置于三维交叉点架构中。
34.存储器阵列100可包含衬底104，其具有经布置成栅格或交错式图案的接点集合。在一些情况下，所述接点集合可延伸穿过衬底，且与存储器阵列100的存取线耦合。存储器阵列100可包含额外衬底104(例如，其定位于两个叠组105及108上方)。额外衬底104可具有(例如，延伸穿过衬底)且与存储器阵列100的存取线耦合的接点集合。
35.存储器阵列100可包含通过在衬底材料上形成于第一绝缘材料上的第二绝缘材料彼此分隔开的导电材料的平面集合。导电材料的平面集合中的每一者可包含形成于其中的凹部的集合。可通过在堆叠沉积处理步骤期间将牺牲层(例如，保形层)用于蚀刻、在单元界定之后移除保形层，及将保形层替换为更导电材料，通过重置过程获得平面集合，例如，对应于同一叠组(例如，存储器叠组105、存储器叠组108)上的一或多条字线110的字线板。
36.导电支柱集合可形成于开口中，以大体上垂直于导电材料及衬底的平面集合延伸。导电支柱集合可划分成支柱对的集合。所述一对支柱中的每一支柱可耦合到导电接点中的不同者。在一些情况下，所述一对支柱中的每一支柱可耦合到衬底104上的导电接点。另外或替代地，每对支柱的一个支柱可耦合到衬底104上的导电接点，且每对支柱的另一支柱可耦合到(例如，定位于存储器叠组105及108上方的)不同衬底104上的导电接点。
37.在一些实例中，存储器叠组105及108可包含经配置以存储逻辑状态的硫属化物材料。举例来说，存储器叠组105及108的存储器单元可为自选择存储器单元的实例。硫属化物材料可形成于凹部集合中，使得凹部集合中的每一相应者中的硫属化物材料至少部分与支柱对的集合的一个支柱接触。
38.图2a到2f示出根据如本文中所公开的实例的在可经执行以形成堆叠存储器装置的一系列步骤或过程期间实例存储器阵列200-a、200-b、200-c及200-d的各种视图。具体来说，在图2a到2f中，展示形成字线平面、沉积牺牲层及绝缘材料的过程。
39.图2a示出实例存储器阵列200-a的侧视图。图2b示出在图2a中所示出的过程步骤之后的过程步骤期间沿图2a的剖面线a-a'的实例存储器阵列200-b的俯视图。图2c示出沿图2b的剖面线b-b'截取的存储器阵列200-b(例如，如图2b中所展示)的横截面视图。图2d示出在图2b及2c中所示出的过程步骤之后的过程步骤期间沿图2b的剖面线b-b'截取的存储器阵列200-c的横截面视图。图2e示出在图2d中所示出的过程步骤之后的过程步骤期间沿图2b的剖面线b-b'截取的存储器阵列200-d的横截面视图。
40.图2f示出沿图2e的剖面线a-a'的实例存储器阵列200-d(例如，如图2d中所展示)的俯视图。
41.图2a示出根据如本文所公开的实例的实例存储器阵列200-a的侧视图；举例来说，存储器阵列200-a可支持具有nmos tft选择器的竖直3d存储器装置。存储器阵列200-a可包含延伸穿过衬底104-a或104-b的导电接点235的集合。存储器阵列200-a可进一步包含材料240与绝缘材料245(例如，绝缘材料层、介电层)的交替层。在一些情况下，材料240可为导电材料(例如，以形成导电层)。在其它状况下，材料240可为牺牲绝缘材料(例如，不同于绝缘材料245)。
42.衬底104可为介电材料，例如介电膜。导电接点235的集合的单一导电接点可经配置以将任何单一竖直支柱(例如，数字线)与晶体管(例如，选择晶体管或数字线选择器)耦合。
43.在一些实例中，导电接点235可形成于衬底104-a及104-b两者中。举例来说，导电接点235-a可将一对支柱的第一支柱(例如，对应于数字线)耦合到晶体管。导电接点235-c可将所述一对支柱的第二支柱耦合到晶体管。导电接点235-b及导电接点235-d可各自将第二对支柱的一个支柱耦合到晶体管。另外或替代地，导电接点235中的每一者可延伸穿过衬底104-b(例如，导电接点235-c及235-d可形成穿过衬底104-b)。举例来说，导电接点235-a可将一对支柱的第一支柱耦合到晶体管，且接点235-b可将所述一对支柱的第二支柱耦合到晶体管。
44.导电接点235的集合可经布置为栅格图案。在一些实例中，导电接点235的集合中的相应者可由达到八个其它导电接点235包围。另外或替代地，导电接点235的集合可经布置为交错式图案或六边形图案。举例来说，导电接点235的集合中的相应者可由达到六个其它导电接点235包围。
45.存储器阵列200-a还可包含绝缘材料245的堆叠平面集合及材料240的堆叠平面集合(例如，字线平面或字线板)，其中材料240可为导电材料或绝缘材料(例如，将在图2a中所示出的过程步骤之后的过程步骤期间被替换为导电材料)。材料240的堆叠平面可通过绝缘材料245的平面集合在z方向上彼此分隔开(例如，竖直分隔开)。举例来说，第二绝缘材料
245的第一平面(例如，底部平面)可形成(例如，沉积)于衬底104-b的平面上，且接着材料240的平面可形成于第二绝缘材料245的第一平面上。在一些实例中，第一绝缘材料245的层可沉积于衬底104-b上。在一些实例中，材料240可为导电碳的层或与活性材料相容的其它导电层。在一些实例中，材料240可包含通过穿过保护屏障的活性材料分隔开的导电层。材料240的各层可经配置以充当至少一个字线板。在一些实例中，材料240及绝缘材料245形成层的集合，例如交替层。
46.或者，材料240可为牺牲绝缘材料。此处，存储器阵列200-a可包含牺牲绝缘材料240的堆叠平面集合及绝缘材料245的堆叠平面集合。牺牲绝缘材料240可为不同于绝缘材料245的材料(例如，相应地，氧化物材料及氮化物材料)。在图2a中所示出的过程步骤之后的过程步骤期间，可移除牺牲绝缘材料240且将其替换为导电材料(例如，导电碳层，或与活性材料相容的其它导电层)。
47.第二绝缘材料245的额外平面可以如图2a中所示出的交替方式形成于材料240上。第二绝缘材料245可为介电材料，例如介电膜或层。在一些实例中，第二绝缘材料245及衬底104-a可为相同类型的绝缘材料。本文中所公开的绝缘材料的实例包含(但不限于)介电材料，例如氧化硅。
48.材料240的平面集合中的每一相应者可位于(例如，形成)存储器阵列200-a的不同层级。形成存储器单元的材料的个别平面可被称作3d存储器阵列200-a的叠组。材料240(例如，导电材料)可包括(例如，由以下者形成)金属性(或半金属性)材料或例如掺杂多晶硅材料的半导体材料，以及其它者。在一些实例中，材料240可为导电碳的平面。
49.图2a中展示材料240的六个平面及第二绝缘材料245的七个平面。第二绝缘材料245的第七平面可为存储器阵列200-a的最上层。材料240及第二绝缘材料245的平面的数量不限于图2a中所示出的数量。材料240及第二绝缘材料245可经布置于超过六个叠组或小于六个叠组中。
50.图2b示出沿图2a的剖面线a-a'的存储器阵列200-b的俯视图。图2b展示穿过存储器阵列200-b的材料240(例如，导电材料、绝缘材料)及第二绝缘材料245的交替平面的形成物沟槽250。沟槽250可将衬底104及导电接点235(先前展示于图2a中)暴露于沟槽250的底部。沟槽250可从上到下蚀刻，且经蚀刻为线性形状。在一些情况下，沟槽250可通过竖直及水平蚀刻过程的组合形成，以在沟槽250内形成凹部。参考图2c展示及描述关于蚀刻过程及凹部的额外细节。沟槽250可在材料240的每一平面(例如，字线平面、导电层)上形成在大体上平行方向上延伸的开口集合。
51.图2c示出沿图2b的线b-b'截取的存储器阵列200-b的侧视图。存储器阵列200-b示出在存储器阵列200-b的平面中的每一者中在材料240(例如，导电材料、绝缘材料)中形成凹部215的集合。举例来说，可执行选择性蚀刻操作以按各向同性方式在沟槽250的侧壁290及291中形成凹部215的集合。在一些实例中，沟槽250包含与第二侧壁291间隔开的第一侧壁290，其中通过第一绝缘材料245形成的第一侧壁290的第一部分292与通过第一绝缘材料245形成的第二侧壁291的第一部分293间隔开第一距离。通过第一材料240形成的第一侧壁290的第二部分294可与通过第一材料240形成的第二侧壁291的第二部分294间隔开大于第一距离的第二距离。在一些实例中，通过第一材料240形成的沟槽250的侧壁290及291的部分相对于通过第一绝缘材料245形成的沟槽250的侧壁290及291的部分凹陷。
52.蚀刻操作可包含一或多个竖直蚀刻过程(例如，各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如，各向同性蚀刻过程)或其组合。举例来说，可执行竖直蚀刻过程以竖直地蚀刻沟槽250从而暴露衬底104-b及一或多个导电接点235，且可使用水平蚀刻过程在至少一个材料240中形成至少一个凹部215。蚀刻参数可经选择使得相比第二绝缘材料245更快地蚀刻材料240。
53.图2d示出沿图2b的线b-b'截取的存储器阵列200-b的侧视图。存储器阵列200-c示出形成保形材料220(例如，牺牲材料或牺牲层)。保形材料220可沉积到存储器阵列200-c的沟槽250中。保形材料220可通过保形地沉积保形材料220来形成于如图2c中所展示的凹部215中。保形材料220接触每一沟槽250的第一侧壁290、第二侧壁291及底部壁295(例如，接触衬底104-b及接点235)。尽管图2d展示形成于沟槽250的侧壁上的保形材料220(例如，在面向沟槽250的不同层中的第二绝缘材料245及材料240的表面上)，但实例不限于此。举例来说，在一些情况下，保形材料220可受限于不同层中材料240(例如，导电材料、绝缘材料)中的凹部215的集合。在一些情况下，保形材料220可被称作保形层或牺牲层。
54.在一些情况下，可在形成保形材料220之后执行蚀刻操作。在蚀刻操作中，保形材料220可经蚀刻以形成开口或沟槽250。蚀刻操作可导致保形材料220的表面(例如，面向沟槽250的表面)与第二绝缘材料245的表面(例如，面向沟槽250的表面)间隔开。在一些情况下，蚀刻操作可导致保形材料220的表面(例如，面向沟槽250的表面)与第二绝缘材料245的表面(例如，面向沟槽250的表面)大致共面，且从而形成沟槽的相连侧壁。蚀刻操作可进一步导致衬底104-b及接点235被暴露(例如，从沟槽250的底部壁295移除保形材料220)。本文中所描述的蚀刻操作可为竖直蚀刻过程(例如，各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如，各向同性蚀刻过程)。举例来说，可执行竖直蚀刻过程以竖直地蚀刻沟槽250，且可使用水平蚀刻过程在第一材料240(例如，第一导电材料240、牺牲绝缘材料240)中形成至少一个凹部。
55.图2e示出沿图2b的线b-b'截取的存储器阵列200-b的侧视图。存储器阵列200-d示出将介电材料218沉积于沟槽250中，位于存储器阵列200-d的保形材料220顶部。介电材料218可接触保形材料220。介电材料218可进一步接触一或多个接点235。介电材料218及保形材料220可协作填充沟槽250。在一些情况下，介电材料218可为绝缘材料的实例。在一些实例中，保形材料220可选择性地回蚀以运用介电材料218形成共面表面。凹口的深度可取决于所要厚度而界定。
56.图2f示出沿图2e的剖面线a-a'的实例存储器阵列200-d的俯视图。图2f示出在介电材料218沉积到沟槽250的集合中之后的存储器阵列200-d。存储器阵列200-d的沟槽250中的每一者衬有保形材料220且填充有介电材料218。沟槽250可延伸穿过材料240(例如，导电材料240、牺牲绝缘材料240)的层中的每一者，如图2e中所展示。
57.图3a到3i示出根据如本文所公开的实例的在可执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-e、200-f、200-g、200-h及200-i的各种视图。
58.图3a示出在图2f中所示出的过程步骤之后的过程步骤期间的实例存储器阵列200-e的俯视图中图2f的剖面c-c'。图3b示出沿图3a的剖面线b-b'的实例存储器阵列200-e的横截面视图。图3c及3d示出在图3a及3b中所示出的过程步骤之后的过程步骤期间的实例存储器阵列200-f。图3c示出实例存储器阵列200-f的俯视图的剖面c-c'(图2f中所示出)，
且图3d示出沿图3c的剖面线b-b'的实例存储器阵列200-f的横截面视图。图3e、3f及3g示出在图3c及3d中所示出的过程步骤之后的过程步骤期间的实例存储器阵列200-g。图3e示出实例存储器阵列200-g的俯视图(例如，沿图3d的剖面线a-a')的(图2f中所示出的)剖面c-c'。图3f示出实例存储器阵列200-g的俯视图，且图3g示出沿图3e的剖面线b-b'的实例存储器阵列200-g的横截面视图。图3h示出在图3e、3f及3g中所示出的过程步骤之后的过程步骤期间的实例存储器阵列200-h的俯视图中图3f的剖面c-c'。图3i示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的实例存储器阵列。
59.图3a示出实例存储器阵列200-e的俯视图的图2f的剖面c-c'。实例存储器阵列200-e可展示在图2e及2f中所示出的过程步骤之后的过程步骤期间的如图2f中所展示的实例存储器阵列200-d的剖面c-c'。开口360可通过蚀刻掉介电材料218及/或保形材料220的一部分来形成于沟槽250中。开口360可经定位于接点235中的一或多者上方，从而形成所述开口360暴露接点235中的一者的至少一部分。参考图3b展示且描述关于开口360与接点235之间的关系的额外细节。在一些情况下，实例存储器阵列200-e可包含开口360的集合。举例来说，可沿沟槽250中的每一者按间隔形成开口的集合。沟槽250内的开口360中的每一者可通过介电材料218与沟槽250中的其它开口分隔开。用以形成开口360的蚀刻过程可为竖直蚀刻过程。在一些实例中，蚀刻操作可能不会蚀刻掉保形材料320的所有部分，例如，其中未形成开口360的部分。
60.图3b示出沿图3a的线b-b'截取的存储器阵列200-e的侧视图。如图3b中所展示，凹部215的集合可形成于平面中的每一者中的材料240中。凹部215的集合可在形成开口360期间形成(例如，如参考图3a所论述)。举例来说，可执行选择性蚀刻操作以完全或部分各向同性方式形成凹部215的集合。可选择蚀刻化学反应以选择性地到达材料240。可通过在沟槽250中形成开口360来暴露接点235。
61.图3c示出根据如本文所公开的实例的实例存储器阵列200-f的图2f中所示出的剖面c-c'的俯视图。俯视图可为沿图3b的剖面线a-a'截取的视图。可通过实例存储器阵列200-e在图3a及3b中所示出的处理步骤之后形成实例存储器阵列200-f。如图3c中所展示，存储元件材料365可形成于开口360中。在一些情况下，存储元件材料365可延伸以接触材料240的每一侧壁。存储元件材料365可进一步接触保形材料220及介电材料218。(例如，通过将存储元件材料365沉积于开口360中)在开口360中形成存储元件材料365可缩减开口360的大小。
62.存储元件材料365可为可充当自选择存储元件材料(例如，可充当选择装置及存储元件两者的材料)的硫属化物材料的实例，例如硫属化物合金及/或玻璃。举例来说，存储元件材料365可响应于所施加电压，例如编程脉冲。对于小于阈值电压的所施加电压，存储元件材料365可保持非导电状态(例如，“断开”状态)。或者，响应于大于阈值电压的所施加电压，存储元件材料365可进入导电状态(例如，“接通”状态)。
63.图3d示出沿图3c的线b-b'截取的存储器阵列200-f的侧视图。可通过将存储元件材料365保形地沉积到沟槽250来将存储元件材料365形成于凹部215的集合中。存储元件材料365可经沉积以接触通过保形材料320的蚀刻而暴露的沟槽250的侧壁290及291及底部壁295。当存储元件材料365接触沟槽250的底部壁295时，存储元件材料365覆盖经暴露接点235。存储元件材料365可包含顶部层366。
64.图3e示出实例存储器阵列200-g的俯视图(例如，沿剖面线a-a')的(图2f中所示出的)剖面c-c'。可对图3c及3d中所示出的实例存储器阵列200-f执行蚀刻操作以产生实例存储器阵列200-g。蚀刻操作可移除存储元件材料365的部分，以形成存储元件组件(例如，包含存储元件材料365)。存储元件材料365的存储元件组件中的每一者可与材料240(例如，导电材料240)的层接触。在一些实例中，保形材料220的部分可定位于存储元件材料365的存储元件组件任一侧上。存储元件材料365的蚀刻可通过开口360将存储元件材料365的存储元件组件分隔开。存储元件组件可使得存储器阵列200-g(及通过处理步骤在存储器阵列200-g之后形成的存储器阵列200)能够存储数据。即，存储元件组件可包含存储元件材料365，且可经配置以存储逻辑状态(例如，逻辑值
‘0’
或逻辑值
‘1’
)。
65.数据存储元件可通过施加满足编程阈值的脉冲(例如，编程脉冲)来编程为目标状态。编程脉冲的幅值、形状或其它特性可经配置以使得存储元件材料365呈现目标状态。举例来说，在施加编程脉冲之后，存储元件组件的离子可在整个存储元件中重新分布，由此改变在施加读取脉冲时所检测到的存储器单元的电阻。在一些情况下，存储元件组件的阈值电压可基于施加编程脉冲而变化。
66.可通过将读取脉冲施加到存储元件组件来感测、检测或读取由存储元件组件存储的状态。读取脉冲的幅值、形状或其它特性可经配置以允许感测组件确定存储元件组件上存储何状态。举例来说，在一些情况下，读取脉冲的幅值经配置以位于存储元件组件将针对第一状态处于“接通”状态(例如，电流经引导通过材料)但将针对第二状态处于“断开”状态(例如，极少电流或无电流经引导通过材料)的层级处。
67.在一些情况下，施加到存储元件组件的脉冲的极性(无论是编程还是读取)可能影响正在执行的操作的成效。举例来说，如果存储元件组件存储第一状态，那么具有第一极性的读取脉冲可能导致存储元件组件呈现“接通”状态，而具有第二极性的读取脉冲可能导致存储元件组件呈现“断开”状态。这可由于在存储状态时离子或其它材料在存储元件组件中的非对称分布而出现。类似原理适用于编程脉冲及其它脉冲或电压。
68.可充当存储元件组件的硫属化物材料的实例包含铟(in)-锑(sb)-碲(te)(ist)材料，例如in2sb2te5、in1sb2te4、in1sb4te7等，及锗(ge)-锑(sb)-碲(te)(gst)材料，例如ge8sb5te8、ge2sb2te5、ge1sb2te4、ge1sb4te7、ge4sb4te7等，或其它硫属化物材料，包含例如在操作期间并不改变相的合金(例如，基于硒的硫属化物合金)。此外，硫属化物材料可包含极少浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(as)-锗(ots)材料、ge、sb、te、硅(si)、镍(ni)、镓(ga)、as、银(ag)、锡(sn)、金(au)、铅(pb)、铋(bi)、铟(in)、硒(se)、氧(o)、硫(s)、氮(n)、碳(c)、钇(y)及钪(sc)材料，及其组合。如本文中所使用，加连字符化学组合物标记指示包含于特定混合物或化合物中的元素且意欲表示涉及所指示元素的所有化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(se)、砷(as)及锗(ge)的硫属化物材料可称为sag合金。在一些实例中，sag合金可包含硅(si)，且此类硫属化物材料可称为sisag合金。在一些实例中，硫属化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(h)、氧(o)、氮(n)、氯(cl)或氟(f)。在一些实例中，可经由使用各种化学物种的掺杂来控制导电率。举例来说，掺杂可包含将第3族(例如，硼(b)、镓(ga)、铟(in)、铝(al)等)或第4族(锡(sn)、碳(c)、硅(si)等)元素并入到组合物中。
69.图3f示出沿图3d的剖面线a-a'的实例存储器阵列200-g的俯视图。图3f包含图3e中所示出的剖面c-c'。实例存储器阵列200-g展示沟槽250的集合。沟槽250中的每一者包含存储元件材料365的存储元件组件的集合。存储元件组件的集合可通过开口360及介电材料218与其它存储元件组件分隔开。存储元件组件可与保形材料220接触。
70.图3g示出沿图3f的线b-b'截取的存储器阵列200-g的侧视图。可在形成存储元件材料365之后执行蚀刻操作(例如，如参考图3c及3d所论述)，使得存储元件材料365的表面(例如，面向沟槽250的表面)与绝缘材料245的层的表面(例如，面向沟槽250的表面)大致共面。存储元件材料365的蚀刻可形成相连侧壁，并移除存储元件材料365的顶部层366，如图3d中所展示。存储元件材料365的蚀刻还可在衬底104-b中暴露接点235。
71.定位于凹部中的存储元件材料365的部分可对应于存储元件组件。在每一凹部中，存储元件材料365的每一存储元件组件可接触单一导电材料240(例如，定位成邻近于存储元件材料365的单元的单一导电材料240)及至少两个介电层(例如，定位于存储元件材料365的存储元件组件顶部的顶部绝缘材料245及定位于存储元件材料365的存储元件组件底部上的底部绝缘材料245)。在一些情况下，存储元件材料365的每一存储元件组件可接触单一材料240。此处，可随后(例如，在图3g中所示出的过程步骤之后的过程步骤期间)移除材料240并将其替换为导电材料。存储元件材料365的蚀刻可暴露存储元件材料365的存储元件组件。存储元件材料365的蚀刻还可在衬底104-b中暴露接点235。
72.图3h示出在图3e、3f及3g中所示出的过程步骤之后的过程步骤期间的实例存储器阵列200-h的俯视图的(图3f中所示出的)剖面c-c'。如图3h中所展示，导电材料370沉积到开口360中。导电材料370可形成从第一衬底(例如，如参考图2c所示出的衬底104-a)延伸到第二衬底(例如，衬底104-b)的导电支柱。在一些实施中，导电材料370接触绝缘材料245及如图3g中所展示的存储元件材料365的层的至少一部分。在一些实例中，导电材料370与活性材料相容。导电材料370可为均一导电材料(例如，保形导电材料)，或具有内部材料的屏障层(例如，其中屏障层围绕导电材料)。
73.在导电材料370包含屏障层及内部材料的情况下，屏障材料可沉积到开口360中。在一些实施中，屏障材料可接触绝缘材料245及如图3g中所展示的存储元件材料365的至少一部分。在一些实例中，屏障材料可与活性材料相容。屏障材料可为导电材料(例如，保形导电材料)或具有导电材料的屏障层。举例来说，屏障材料可包括氧化铝。内部材料可沉积于开口360中(例如，以接触屏障材料)以形成导电支柱。内部材料可为金属性(或半金属性)材料，或例如掺杂多晶硅材料的半导体材料，外加其它。然而，可使用其它金属性、半金属性或半导体材料，金属材料或介电材料。
74.导电材料370可接触由存储元件材料365形成的第一及第二存储元件组件。形成于开口360的集合中的每一相应者中的(例如，具有导电材料370的)支柱可经布置以大体上正交于材料240及绝缘材料245的交替平面延伸。存储元件材料365及形成于开口360的集合中的每一相应者中的导电支柱可形成为大体上正方形形状。本公开的实例不限于精确或近似精确的正方形形状。举例来说，存储元件材料365及导电支柱可形成于为任何形状，包含圆形或椭圆形。
75.图3i示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的实例存储器阵列200-i。在图3i中所示的存储器装置的配置中，导电材料370的支柱
在同一衬底104-b上接触接点235。衬底104-b展示为定位于导电材料370的支柱下方，但在一些其它情况下，接点235可形成为穿过定位于导电材料370的支柱上方的衬底104-a。
76.接点235可将由导电材料370形成的支柱耦合到例如选择晶体管的额外选择元件。举例来说，接点235可将支柱(例如，数字线)耦合到nmos tft 305，其形成于衬底104-b下方的支柱选择层中。在一些实例中(未图示)，支柱选择层可位于存储器层上方，例如，tft可从数字线上方接触。两个配置的组合也是可能的；例如，一些tft可位于存储器层下方，且一些可位于存储器层上方，使得数字线选择可部分来自上方且部分来自下方。将在下文描述nmos tft 305的细节。位于支柱选择层上方的部分可形成存储器层，其中安置有存储器单元的竖直3d存储器阵列。晶体管305可为形成为规则矩阵的数字线选择器。晶体管305可经定位以在存取操作(例如，读取操作、写入操作、刷新操作)期间在各种时间选择性地耦合或隔离支柱(例如，数字线)。激活晶体管305可起始由存储元件材料365形成的存储元件组件中的一者的存取操作。举例来说，激活晶体管305且将电压施加到材料240(例如，通过字线驱动器将电压施加到导电材料)可存取由存储元件材料365形成的存储元件组件。
77.可在支柱选择层下方形成外围电路层，且在外围电路层中，例如，可针对字线及位线布置感测放大器及解码电路系统。
78.图4a及4b示出根据如本文所公开的实例的在可执行以形成堆叠存储器装置的一系列步骤或过程期间的实例存储器阵列200-j及200-k。
79.图4a示出根据如本文所公开的实例的实例存储器阵列200-j的俯视图。其可示出在可在图3g之后执行的一系列步骤或过程期间的实例存储器阵列200-j。
80.导电材料370可沉积到开口360中以形成导电支柱。在一些情况下，支柱可部分填充有导电材料370，且随后填充有介电材料705。在一些情况下，介电材料705可与介电材料218相同。支柱可从第一衬底(例如，衬底104-a)延伸到第二衬底(例如，衬底104-b)。
81.导电材料370可接触由存储元件材料365形成的第一及第二存储元件组件。形成于开口360的集合中的每一相应者中的(例如，具有导电材料370及介电材料705的)支柱可经布置以大体上正交于材料240及绝缘材料245的交替平面延伸。
82.图4b示出根据如本文所公开的实例的实例存储器阵列200-k的俯视图。可在形成第二开口，且随后用绝缘材料710填充第二开口之后形成存储器阵列200-k。在一些情况下，介电材料705及绝缘材料710为相同材料的实例。可通过蚀刻掉导电材料370的一部分来在沟槽250中形成第二开口。蚀刻过程可进一步包含蚀刻掉其它材料的一部分。举例来说，蚀刻过程可蚀刻介电材料218中的一些(或全部)。蚀刻过程可包含大体上正交于材料240及绝缘材料245的交替平面出现的竖直蚀刻过程。举例来说，蚀刻过程可包含单栅极竖直沟道(sgvc)3d与非(not and)技术，以产生实例存储器阵列200-k的第二开口。第二开口可延伸到底部衬底(例如，104-b)以暴露一或多个接点235。第二开口可将支柱(例如，包括导电材料370及介电材料705)划分成包含第一支柱(例如，子支柱)及第二支柱(例如，子支柱)的一对支柱。所述一对支柱的每一子支柱可对应于数字线。所述一对支柱的每一子支柱的大小(例如，横截面积)可能不会影响存储器阵列200-k的操作。即，所述一对支柱的每一子支柱的高度(例如，从例如衬底104-a的第一衬底延伸到例如衬底104-b的第二衬底)可相对较低(例如，小于两微米)。
83.在一些情况下，沟槽250可延伸并包含第二开口的集合(例如，由介电材料218分隔
开)，其中每一开口将支柱划分成支柱对。绝缘材料710可为介电材料。在一些情况下，绝缘材料710可与介电材料218为相同材料。绝缘材料710可接触由导电材料370形成的支柱。绝缘材料710可从顶部衬底(例如，图2a中展示的衬底104-a)延伸到底部衬底(例如，图2a中展示的衬底104-b)，因此隔离一对支柱的每一子支柱。绝缘材料710可进一步延伸以接触绝缘材料218。此处，绝缘材料(例如，绝缘材料410结合绝缘材料218)可延伸沟槽250的长度。
84.绝缘材料710可将支柱对内的支柱彼此隔离。这可在第一及第二存储元件组件定位于同一凹部中的情况下降低存取位于第二存储元件组件上的第一存储元件组件的效果。绝缘材料710可将沟槽250的任一侧上的存储元件材料365分隔开。即，绝缘材料710可将接触沟槽250的第一侧壁的(例如，由存储元件材料365形成的)存储器单元与接触沟槽250的第二侧壁的存储器单元隔离(例如，电隔离)。
85.图5示出根据如本文所公开的实例的支持具有nmos tft选择器的竖直3d存储器装置的另一实例存储器阵列200-l。具体来说，图5示出用于将数字线耦合到数字线选择器的配置。
86.图5示出存储器阵列200-l的横截面视图。所述横截面视图可沿如图4b中的任一者中所展示的剖面线b-b'。图5示出存储器装置的配置，其中(例如，一对支柱的)具有导电材料370的每一支柱在同一衬底104上接触接点235。衬底104-b展示为定位于导电材料370的支柱下方，但在一些其它情况下，接点235可形成为穿过定位于导电材料370的支柱上方的衬底104-a。
87.存储器阵列200-l可包含接触衬底104-b的接点235-a的由导电材料370-a形成的第一支柱(或第一子支柱)。接点235-a可将由导电材料370-a形成的支柱耦合到例如选择晶体管的额外选择元件。举例来说，接点235-a可将第一支柱(例如，数字线)耦合到nmos tft 505-a，其形成于衬底104-b下方的支柱选择层(图5中未展示且类似于如图3i中所展示)中。将在下文描述nmos tft 505-a的细节。位于支柱选择层上方的部分可形成存储器层(图5中未展示且类似于如图3i中所展示)，其中安置有存储器单元的竖直3d存储器阵列。晶体管505-a可为形成为规则矩阵的数字线选择器。晶体管505-a可经定位以在存取操作(例如，读取操作、写入操作、刷新操作)期间在各种时间选择性地耦合或隔离支柱(例如，数字线)。激活晶体管505-a可起始由存储元件材料365形成的存储元件组件中的一者的存取操作。举例来说，激活晶体管505-a且将电压施加到材料240-a(例如，通过字线驱动器将电压施加到导电材料)可存取由存储元件材料365-a形成的存储元件组件。材料240-a可为导电材料240的实例。在一些情况下，材料240-a可经沉积到堆叠上(例如，在图2a之前所示出的过程步骤期间)作为导电材料。在一些其它情况下，材料240-a可经沉积到堆叠上作为牺牲绝缘材料。在后续过程步骤中，可移除材料240-a并将其替换为导电材料240-a。
88.存储器阵列200-l可进一步包含接触衬底104-b的接点235-b的由导电材料370-b形成的第二支柱(或第二子支柱)。由导电材料370-a形成的支柱及由导电材料370-b形成的支柱可为一对支柱。即，可在导电支柱通过蚀刻过程划分时形成由导电材料370-a形成的支柱及由导电材料370-b形成的支柱。接点235-b可将由导电材料370-b形成的第二支柱耦合到晶体管(例如，nmos tft)，505-b，其可为形成为规则矩阵的数字线选择器。在一些情况下，晶体管505-b可与晶体管505-a位于同一层级(例如，同一矩阵的部分)。将在下文描述nmos tft 505-a及505-b的细节。
89.在一些实施例中，选择器tft 505-a及505-b可位于存储器层的相对侧，且从下方(如图5中所描绘)及从上方(未图示)接触相应子支柱；在一些情况下，两个tft皆可位于存储器层上方的支柱选择层(例如，多晶硅层)中。可在支柱选择层下方形成图5中未展示且类似于如图3i中所展示的外围电路层，且在外围电路层中，例如，可针对字线及位线布置感测放大器及解码电路系统。
90.图6示出根据如本文所公开的实例的晶体管半导体装置的实例，例如，场效应nmos薄膜晶体管(tft)。图6为描绘两个tft选择装置504a及504b的一个实施例的图解，所述选择装置可用于选择经竖直定向的位线部分或阵列数字线(未图示)。每一tft选择装置504a、504b具有两个源极/漏极(s/d)区。源极/漏极区位于沟道区的任一侧上。在一个实施例中，源极/漏极区及沟道区为多晶硅。tft选择装置504a、504b具有介于沟道区与上部d之间的上部结及介于沟道区与下部s之间的下部结。
91.tft选择装置504a、504b中的每一者具有两个栅极507及将每一栅极与沟道区及s/d区分隔开的介电材料505。此电介质可被称作栅极电介质，这是因为其将栅极507与沟道区及s/d区分隔开。在一个实施例中，栅极电介质505沿源极/漏极区及沟道区的侧或每一选择装置延伸。栅极电介质可沿包含沟道区及s/d区的支柱结构的竖直侧壁在x方向延长。
92.视具体情况，栅极电介质将栅极与沟道区或源极/漏极区任一者分隔开。在此实例中，每一栅极507从下部结下方竖直延伸到上部结上方。即，栅极507经形成为紧邻沟道区的竖直长度，且紧邻s/d区两者的竖直长度的一部分。上部漏极可连接到经竖直定向的位线部分或阵列数字线。在一些实施例中，举例来说，可沉积栅极材料且选择性地(例如，各向异性地)移除所述栅极材料来形成栅极507，例如，沿及/或围绕沟道区，邻近于栅极电介质形成栅极材料的隔板样结构。
93.在邻近选择装置之间形成例如氧化物的间隙填充电介质520作为绝缘材料。在一些情况下，tft选择装置504a及504b可共享位于其间的同一栅极507。换句话说，邻近选择装置504a与504b之间可能不存在间隙。
94.在一些情况下，可在存储器阵列下方(具体来说，存储器单元的支柱下方)按规则矩阵形成tft选择装置。在此实例中，邻近tft选择装置在x方向上的间距可与存储器单元的对应间距一致，其将参考图7a到7c进一步解释。
95.图7a到7c示出根据如本文所公开的实例的实例nmos tft选择器的各种视图。
96.通常，具有例如48nm间距及100nm沟道长度的基于多晶硅的tft可有能力支持1.5v作为最大漏极偏压且支持3.5v作为最大栅极偏压，其可具有20ua i
on
。其它电压及/或电流值是可能的。这为具有n+s/d插入物及n-沟道插入物的始终空乏的mosfet。然而，在本公开中，在与v-3d mtx单元的显著宽松间距一致的情况下，提议一种经配置有启用超过i
on
的因数10
×
的至少一对并联细长tft的选择器晶体管。此10
×
因数将由于沟道长度加倍(从110到～220nm)而变为5
×
因数或更大。
97.如图7a到7c中所示，条带710可表示栅极端子。可能存在两个栅极，其在沟道区720的一侧具有栅极氧化物且在另一侧具有另一闸氧化物，所述栅极可由矩形方框表示，且因此tft的宽度可倍增。在矩形方框720下方，可能存在tft的源极区，且矩形方框可物理上对应于晶体管沟道的多晶硅支柱，而漏极区连接到所述支柱。
98.换句话说，在数字线下方提供薄膜晶体管(tft)的矩阵，其中每一数字线一个tft
晶体管。薄膜晶体管(tft)形成于3d存储器阵列下方的多晶硅层中，而具有用于字线及位线的感测放大器及解码电路系统的外围电路系统形成于所述矩阵下方。
99.如从这些图7a可见，晶体管沟道已经扩展达到120nm，其中整合距离受限于50nm。因此，晶体管的宽度已放宽或扩展，且两个晶体管已并联布置，从而驱动能力可为大约五倍(由于更大的宽度)，因此能够将正确电流馈送到存储器单元。
100.图7b示意性地展示替代配置，其中围绕沟道区740按正方形配置形成栅极端子的条带730。
101.作为另一替代，在图7c中，展示其中条带750在两个邻接沟道区720之间倍增，同时保持整合距离仍缩减为55nm的实例。
102.图8a到8d示出根据如本文所公开的实例的用于存取具有nmos tft选择器的竖直3d存储器装置的存储器单元的各种图解。具体来说，图8a到8d展示如何实现选择具有单一nmos tft的单一存储器单元同时取消选择所有其它者。
103.仅作为实例，这些图可展示支柱的3
×
3矩阵(p1,
…
,p9，即，支柱向着读取器竖直扩展)，且更特定地说，在这些支柱底部提供九个tft选择晶体管的小矩阵，每一支柱一个tft。
104.如图8a中所展示，针对取消选择，安全采用用于无法短接到gnd的未选定支柱的浮动-偏置策略。保持浮动的未选定支柱的电势将通过支柱与wl之间的电容比来决定(经偏压在gnd
‑‑
所有未选定，且在-3.5v，选定一个)，因此约为gnd。
105.在图8a的左侧，表示支柱的实例3
×
3矩阵(p1,
…
,p9)。在一些实例中，每一支柱可对应于图1中的数字线115，且可包括导电材料370，如上文所描述。在一些实例中，每一支柱(p1,
…
,p9)耦合到可对应于支柱选择器晶体管305、505-a、505-b且可为nmos薄膜晶体管(tft)的相应选择晶体管(t1,
…
,t9)。晶体管(t1,
…
,t9)可形成于存储器层下方的支柱选择层中；外围电路层可形成于支柱选择层下方。可如参考上文图6及7描述的形成选择器晶体管(t1,
…
,t9)。
106.如图8a中所描绘，支柱(p1,
…
,p9)及选择晶体管(t1,
…
,t9)可经组织成行及列。举例来说，晶体管t1、t2及t3可具有耦合到共同线l0的相应端子(例如，源极端子)；晶体管t4、t5及t6可具有耦合到共同线l1的相应端子(例如，源极端子)，且晶体管t7、t8及t9可具有耦合到共同线l3的相应端子(例如，源极端子)。线l0、l1及l2可耦合(未图示)到形成于在支柱选择层(例如，硅衬底层)下方形成的外围电路层中的数字线驱动器，例如阵列下方的cmos。线l0、l1及l2经配置以偏压到相应线电压v_l0、v_l1及v_l2、所述线电压可为选定数字线编程(例如，设定/复位)或读取电压或未选定数字线电压。
107.在所描绘行/列组织中，晶体管t1、t4及t7可具有耦合到共同行线r2的栅极端子；晶体管t2、t5及t8可具有耦合到共同行线r1的相应栅极端子，且晶体管t3、t6及t9可具有耦合到共同行线r0的相应栅极端子。线r0、r1及r2可耦合(未图示)到形成于外围电路层中的数字线驱动器控制电路系统。行线r0、r1及r2经配置以基于待执行的操作及寻址单元或支柱而偏压到可为导通电压的相应行线电压v_r0、v_r1及v_r2，或偏压到禁止电压。
108.在图8a的右侧，表示3d存储器阵列的一部分的示意性剖面。每一存储器单元包括存储元件，数字线(例如，支柱pi)与可为选定字线swl或未选定字线uwl的字线的交叉。可通过施加适当幅值及极性的编程脉冲在至少两种状态中的一者中编程存储器单元。举例来
说，可施加量值高于存储器单元的阈值电压的第一极性脉冲，在第一状态(设定状态)中编程存储器单元；第一极性可为正极性，例如，字线电压高于数字线电压——参见参考图8b所论述。可施加量值高于存储器单元的阈值电压的第二极性脉冲，在第二状态(复位状态)中编程存储器单元；第二极性可不同于第一极性(例如，与其相反)，因此第二极性可为负极性，例如，字线电压小于数字线电压——参见参考图8c所论述。在一些实施例中，编程极性可互换；举例来说，在一些情况下，设定状态可运用负极性编程，且复位状态可运用正极性编程。设定及复位状态可分别对应于逻辑1及逻辑0状态；然而，可采用不同定则。
109.在不同状态(例如，设定及复位，或逻辑1及0)中的存储器单元具有不同阈值电压。因此，有可能在存储器单元两端施加感测或读取电压来读取单元状态。读取电压可为正电压或负电压；取决于读取电压的极性，可能出现不同情况，如下文所解释。
110.一般来说，在给定极性中在编程脉冲之后，当在相同极性中实行读取时，存储器单元具有低阈值电压，而当在相反极性中读取时，存储器单元具有高阈值电压。因此，如果设定状态运用正极性脉冲编程，如上文所描述，那么存储器单元当在相同(正)极性中读取时具有低阈值电压。相反，在设定状态中运用正极性脉冲编程的单元当在相反(负)极性中读取时具有高阈值电压。同时，如果复位状态运用负极性脉冲编程，如上文所描述，那么存储器单元当在相反(正)极性中读取时具有高阈值电压。相反，在复位状态中运用负极性脉冲编程的单元当在相同(负)极性中读取时具有低阈值电压。
111.独立于读取极性，有可能区分设定与复位状态，且因此读取与其相关联的单元逻辑状态。实际上，将选定数字线端子及选定字线swl端子偏压到读取电压(其为介于存储器单元的低阈值电压与高阈值电压之间的中间电压)，并检测哪些存储器单元汲取大电流或已为阈值是足够的。在上文实例中，采用负极性读取方案，在设定状态中运用正极性脉冲编程的单元并未阈值处理，而在复位状态中运用负极性编程的单元阈值处理。如已提及，可采用不同读取方案，例如，正极性读取方案。
112.再次参看图8a右侧中所示的横截面，在存取操作期间，在支柱为选定支柱(例如，图8a的左部分中的支柱p5)的情况下，支柱基于正在实行的操作而经偏压到可为编程电压(例如，设定或复位电压)的经寻址数字线存取电压，或偏压到读取电压。耦合到选定支柱的所有单元具有偏压到数字线存取电压的数字线端子，但仅仅经寻址单元(在所描绘的实例中，位于从底部起第四个平面上的一个单元)具有偏压到字线存取电压vwl的字线端子swl——选定支柱中的所有其它单元(例如，未选定单元)具有偏压到未选定电压(例如，接地(gnd)电压)的未选定字线uwl端子。
113.在存取操作期间，在支柱为未选定支柱(例如，支柱p1,
…
,p4、p6,
…
,p9)的情况下，支柱是浮动(或接地)的，因为如下文将详细解释，对应选择器晶体管(t1,
…
,t4、t6,
…
,t9)处于禁止情形中，且因此将支柱与偏压电路系统有效地绝缘(或其正在传递通过偏压电路系统提供的禁止电压(例如，接地电压gnd))。当未选定支柱浮动时，其电容性耦合到字线，因此实际支柱电压取决于由相应电容比(支柱电容对通过总电容划分的每一wl节点，例如，支柱电容对所有wl节点)加权的字线电压。由于所有未经寻址或未选定字线uwl在存取操作期间处于接地电压，且仅仅经寻址或选定字线swl处于存取电压，因此支柱电压保持接近于接地。与接地电压的偏差随着字线数目增大(例如，随着3d存储器阵列中的平面或叠组的数目增大)而减小。
114.尽管图8a中展示经组织成3行及3列的支柱(p1,
…
,p9)及选择器晶体管(t1,
…
,t9)的小矩阵，但可使用任何数目个行及列。在下文描述中，支柱p5将被视为经寻址或目标支柱，例如，经寻址单元耦合到选定支柱p5且耦合到选定平面或字线swl。基于所要操作，选定字线swl偏压到通常相对于数字线存取电压具有相反极性的存取字线电压v_wl；在精确分压方法中，数字线电压及字线电压相同或大致相同；然而，例如，可采用不同方法，例如幅比并非为1。即使未明确指定，但未经寻址字线uwl通常通过对应字线电路系统(未图示)偏压到接地电压。
115.为了简化下文描述，将采用负电压读取方案；例如，在读取存取操作期间，存储器单元的选定字线swl端子及选定数字线端子(支柱p5)两端的整体电压降为负，即v_wl-v_l1《0伏特。此外，将假定处于设定状态(例如，逻辑1状态)的存储器单元的阈值电压处于介于约-6.5v到约-5.5v的范围内的负电压中(对应于介于约+3.5v到约+4.5v的范围内的正电压读取)，而处于复位状态(例如，逻辑0状态)中的存储器单元的阈值电压处于介于约-4.5v到约-3.5v的范围内的负电压中(对应于介于约+5.5v到约+6.5v的范围内的正电压读取)。这仅为实例，且可使用不同阈值电压值及范围。因此，在上文实例中，在读取存储器单元的存取操作期间，可在经寻址存储器单元两端施加-5.0v读取电压(例如，选定字线swl电压对选定数字线p5电压)，如图8d中所描述。
116.如图8b中所展示，连接到p5支柱的存储器单元可在设定状态中编程。为此目的，可能需要施加约+7v的正偏压脉冲，这是由于单元可处于阈值电压vt高达7v的复位状态中(相对于目标复位编程状态阈值电压范围5.5到6.5v，考虑0.5v容限)。这可通过将至少+3.5v施加到选定字线(而其它者处于gnd——此处未图示，参见图8a)，且将至少-3.5v施加到位线l1来获得。通过运用+1.0v的栅极导通电压启用扇区晶体管t5(例如，施加到行线r1)来将电压传递到阵列(支柱p5)中的经寻址单元的数字线。需要取消选择其它支柱(p1,
…
,p9，除了p5)，其单元可潜在地共享同一字线及/或位线。
117.随着行线r0及r2及耦合到其上的栅极的电压增大为高于-3.5v的偏压，晶体管t4及t6将接通，因此不合需要地偏压耦合到经寻址位线l1的阵列数字线(例如，支柱p4及p6)。因此，可将-3.5v阻断或禁止偏压强加到行线r0及r2，以避免t4及t6接通；这有效地造成浮动的阵列数字线p4及p6。随后，可将接地电压gnd施加到位线l0及l2。
118.在此配置中，所有tft t1,
…
,t9(除了t5)可处于关闭状态中，例如，耦合到位线l0、l1及l2的相应端子处的电压未传递到相应支柱p1,
…
,p9(除了p5)，其因此可导致浮动。晶体管t2及t8可将或可不将gnd电压传递到相应支柱p2及p8，这基于其实际阈值电压及行线r1的实际偏压电压(可因此得以调整)。
119.浮动支柱电势将通过支柱与wl(经偏压于gnd的所有未选定字线及经偏压于+3.5v的选定wl)之间的电容比来决定。因此，浮动支柱可达到对于取消选择来说很安全的微小正偏压(例如，+1v)。
120.如图8c中所展示，连接到p5支柱的存储器单元可在复位状态中编程。为此目的，可能需要施加约-7v的负偏压脉冲，这是由于处于复位状态中的单元还需要重新编程及/或单元可处于阈值电压vt高达-7v的设定状态中(相对于目标设定编程状态阈值电压范围-5.5到-6.5v，考虑0.5v容限)。这可通过将-3.5v施加到选定字线(而其它者处于gnd
‑‑
此处未图示，参见图8a)，且将+3.5v施加到位线l1来获得。通过运用+4.5v的栅极导通电压启用扇区
晶体管t5(例如，施加到行线r1)来将电压传递到阵列(支柱p5)中的经寻址单元的数字线。需要取消选择其它支柱(p1,
…
,p9，除了p5)，其单元可潜在地共享同一字线及/或位线。
121.为断开晶体管t4及t6，且因此将支柱p4及p6与位线l1有效地隔离，可将行线r0及r2及耦合到其上的栅极偏压为+3.5v，使得p4及p6支柱将浮动。随后，可将接地电压gnd施加到位线l0及l2，使得阵列数字线支柱p1、p2、p3、p7、p8及p9将经由相应晶体管t1、t2、t3、t7、t8及t9短接于gnd。
122.在此配置中，仅仅支柱p4及p6可导致浮动。数字线p4及p6支柱的电势将通过支柱与wl(经偏压为gnd的所有未选定字线及经偏压为-3.5v的一个选定字线)之间的电容比决定。因此，浮动支柱可达到对于取消选择来说很安全的微小负偏压(例如，-1v)。其它未经寻址支柱接地，即，对于取消选择来说同样为安全条件。
123.如图8d中所展示，可读出连接到p5支柱的存储器单元的状态。为此目的，可能需要施加约-5v的负偏压脉冲。此可通过将至少-2.5v施加到选定字线(而其它者处于gnd
‑‑
此处未图示，参见图8a)，且将至少+2.5v施加到位线l1来获得。通过运用+3.5v的栅极导通电压启用扇区晶体管t5(例如，施加到行线r1)来将电压传递到阵列(支柱p5)中的经寻址单元的数字线。需要取消选择其它支柱(p1,
…
,p9，除了p5)，其单元可潜在地共享同一字线及/或位线。
124.为断开晶体管t4及t6，且因此将支柱p4及p6与位线l1有效地隔离，可将行线r0及r2及耦合到其上的栅极偏压为+2.5v，使得p4及p6支柱将浮动。随后，可将接地电压gnd施加到位线l0及l2，使得阵列数字线支柱p1、p2、p3、p7、p8及p9将经由相应晶体管t1、t2、t3、t7、t8及t9短接于gnd。
125.在此配置中，仅仅支柱p4及p6可导致浮动。数字线p4及p6支柱的电势将通过支柱与wl(经偏压为gnd的所有未选定字线及经偏压为-2.5v的一个选定字线)之间的电容比决定。因此，浮动支柱可达到对于取消选择来说很安全的微小负偏压(例如，-0.5v)。其它未经寻址支柱接地，即，对于取消选择来说同样为安全条件。
126.如果采用正极性读取机制(未在任何图式中表示)，那么可如参考将存储器单元编程为图8b中描绘的设定状态而描述的那些施加类似偏压条件，但运用字线及位线脉冲的较小幅值以避免定限所有单元且反而仅仅在设定单元上诱发回跳(snap-back)。举例来说，可将+2.5v的正字线读取电压v_wl施加到选定字线swl，可将-2.5v的负位线读取电压施加到选定位线l1，可将+1.0v的导通电压施加到经由行线r1耦合到经寻址数字线p5的选择晶体管t5的栅极端子；上文所描述的偏压条件适合于将+5.0v的读取电压施加到经寻址单元。可使用不同幅值。另外，未经寻址或未选定位线l0及l2可经偏压为接地电压，且未经寻址或未选定字线r0及r2可经偏压为例如-2.5v的阻断或禁止电压，从而导致所有未经寻址或未选定数字线浮动。
127.上文描述中所使用的电压值仅为实例值，且可在维持本发明的范围的情况下变化。在一些情况下，接地电压(gnd)可不同于0v；举例来说，接地电压可为正电压或负电压，其它正电压或负电压相对于所述接地电压进行评估。上文所描述的相同概念及解决方案还可应用于不同于参考图8a到8d所描绘的3d存储器装置配置的阵列配置；举例来说，可以必要较小调适寻址类似于参考图4到7所描述的存储器阵列中的3d子支柱。在一些情况下，对于分裂支柱架构，共享位线可驱动如图7a及7b中所描绘的选择器晶体管(例如，tft晶体管)
的栅极，其中在每一叠组或平面处通过偶数/奇数字线选择偶数/奇数单元；或者，偶数/奇数子位线可独立地驱动如图7c中所描绘的选择器晶体管的栅极。还可实施选择器晶体管的其它支柱或子支柱解码布置(例如，不同于图8中所描绘的位线l0到l2/行线r0到r2)。
128.应进一步注意(未在任何图式中表示)，选择器晶体管(例如，支柱区段层)可至少部分形成于存储器层顶部——参见图3i，以更佳地识别所提及层。举例来说，tft可部分地形成于存储器阵列下方(例如，字线导电材料层下方)(例如，耦合到偶数位线/子支柱)及部分地形成于存储器阵列上方(例如，耦合到奇数位线/子支柱)。另外或替代地，各自包括存储器层及对应支柱选择层的多个构建块可在构建块堆叠中布置于彼此顶部。这些布置将允许在制造期间重复同一基本构建块(例如，包含给定数目个存储器叠组或层及对应支柱选择)若干次，以获得具有增大的高度(例如，更高，具有更多叠组及层)且因此具有增大的表面密度的3d存储器阵列。用于解码对应tft选择器晶体管的不同块及/或行线的位线可通过所有竖直堆叠的块共享(在此情况下，字线分开解码)或其可针对每一堆叠块分隔开(在此情况下，字线可共同或个别地解码)。到位线、行线及/或字线的连接可从衬底(例如，适应阵列下方cmos(cua)电路系统的硅衬底，例如，解码与感测电路系统)中的外围电路层延伸到邻近于存储器阵列竖直延行的对应构建块。
129.图9展示根据如本文所公开的实例的示出用于存取具有nmos tft选择器的竖直3d存储器装置中的存储器单元的方法的流程图。方法900的操作可由与存储器装置相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行指令集来控制存储器装置的一或多个功能元件以执行所描述功能。另外或可替代地，一或多个控制器可使用专用硬件来执行所描述功能的部分。
130.在910，方法900可包含将第一电压施加到选定字线，而其它字线处于预定电压。910的操作可根据本文所描述的方法来执行。
131.在930，方法900可包含将第二电压施加到相关联于与存储器单元共享选定字线的其它存储器单元的tft的栅极区。930的操作可根据本文所描述的方法来执行。
132.在950，方法900可包含将第二电压施加到与共享选定字线的存储器单元相关联的tft的源极区，而其它tft的源极区处于预定电压。950的操作可根据本文所描述的方法来执行。
133.在970，方法900可包含将第三电压施加到与存储器单元相关联的tft的栅极区。970的操作可根据本文所描述的方法来执行。
134.在一些情况下，根据所使用的技术，所述第一电压可为+3.5v，所述第二电压可为-3.5v，所述第三电压可为+1v，且所述预定电压可为接地电压。
135.在一些情况下，根据所使用的技术，所述第一电压可为+2.5v，所述第二电压可为-2.5v，所述第三电压可为+1v，且所述预定电压可为接地电压。
136.在一些情况下，所述第一电压可为-3.5v，所述第二电压可为+3.5v，所述第三电压可为+4.5v，且所述预定电压可为接地电压。
137.在一些情况下，所述第一电压可为-2.5v，所述第二电压可为+2.5v，所述第三电压可为+3.5v，且所述预定电压可为接地电压。
138.应注意，在运用单一nmos tft进行存取过程中，对于接收所述3.5v的所述未选定支柱，晶体管沟道可能受阻，且无电流可通过，且因此可能甚至无需在gnd处放置所述源极
区。对应nmos tft可保持浮动。浮动的nmos选择晶体管的支柱可能对存储器装置的正确读取造成危险。然而，当目标单元进行编程时，仅将选定字线的板或平面偏压到3.5v(如图8a中所展示)。因此，由于经偏压到接地的所有其它板或平面的电容性耦合，甚至浮动的支柱处于接近于接地的电压，且并不影响存储器装置的功能。
139.本公开中所提供的存取方案可进一步展示接近于选定支柱的支柱中的至少一些保持为接近于接地的偏压电压，且未受到对选定支柱所执行的活动的影响。
140.公开一种用于取消选择3d存储器阵列中的未经寻址存储器单元的方法，其中多条字线在多个叠组上在水平方向上延伸且多条阵列数字线在竖直方向上延伸，每一存储器单元位于一条字线与一条阵列数字线的交叉处，所述方法包括：使所述多条阵列数字线中耦合到所述未经寻址存储器单元的阵列数字线浮动。
141.在一些实施例中，使所述阵列数字线浮动包括将禁止电压施加到耦合于所述阵列数字线与位线之间的薄膜晶体管(tft)的栅极。
142.在一些实施例中，所述方法进一步包括将所述多条字线中电容性耦合到所述阵列数字线的未选定字线接地。
143.在一些实施例中，所述方法进一步包括至少部分地基于以下项而取消选择所述3d存储器阵列中的耦合到第二阵列数字线的第二未经寻址存储器单元：将导通电压施加到耦合于所述第二阵列数字线与第二位线之间的第二薄膜晶体管(tft)；将所述第二位线接地；及将所述第二阵列数字线接地。
144.在一些实施例中，所述方法进一步包括通过将所述多条字线中的未选定字线接地来取消选择第二未经寻址存储器单元。
145.在一些实施例中，所述方法进一步包括在取消选择所述未经寻址存储器单元期间，至少部分地基于以下项而选择耦合到选定数字线的经寻址存储器单元：将字线存取电压施加到所述多条字线中的选定字线；将位线存取电压施加到耦合到所述选定阵列数字线的选定位线；将导通电压施加到耦合于所述选定阵列数字线与所述选定位线之间的选定tft的栅极，以将所述位线存取电压传递到所述选定阵列数字线。
146.举例来说，参看参考图8b描述的偏压条件，存储器单元可通过分别将电压gnd、-3.5v(读取-2.5v)及gnd施加到l0、l1及l2，且分别将电压-3.5v、+1.0v及-3.5v施加到r0、r1、及r2，来经编程到设定状态(或其可根据正电压读取方案读取)。3d阵列中的经寻址字线可偏压到所要字线存取电压(例如，设定+3.5v；或读取+2.5v)，而未经寻址wl可接地。此配置将导致耦合到经寻址存储器单元的阵列数字线p5偏压到所要数字线存取电压(设定-3.5v，或读取-2.5v)，且因此在经寻址存储器单元两端获得整体所要电压降。耦合到不同阵列数字线(例如，支柱p1、p2、p3、p4、p6、p7、p8及p9)的存储器单元不受干扰，这是因为相应数字线浮动，且其电势可通过根据电容比加权的字线电压确定，且可由于除偏压为存取电压的经寻址wl之外的所有wl接地而与接地电压相差极少量。
147.以类似方式，参看参考图8c(编程为复位状态)及8d(根据负读取方案读取)描述的偏压条件，存储器单元可通过分别将电压gnd、+3.5v(读取+2.5v)及gnd施加到l0、l1及l2，且分别将电压+3.5v、+4.5v及+3.5v施加到r0、r1、及r2来存取。3d阵列中的经寻址字线可偏压到所要字线存取电压(例如，设定-3.5v；或读取-2.5v)，而未经寻址wl可接地。此配置将导致耦合到经寻址存储器单元的阵列数字线p5偏压到所要数字线存取电压(设定+3.5v，或
读取+2.5v)，且因此在经寻址存储器单元两端获得整体所要电压降。耦合到不同阵列数字线的存储器单元不受干扰，这是因为相应数字线接地(例如，支柱p1、p2、p3、p7、p8及p9)或浮动(例如，支柱p6、p7)。
148.在一些实施例中，未经寻址存储器单元可耦合到不同于耦合到经寻址存储器单元的阵列数字线的阵列数字线(例如，3d存储器阵列中的竖直支柱)。所述未经寻址存储器单元可与所述经寻址存储器单元共享同一字线。通过浮动耦合到未经寻址存储器单元的数字线，在存取(例如，读取或编程，例如设定或复位)经寻址存储器单元时建立安全条件，以避免或至少最小化对未经寻址存储器单元的干扰或来自所述未经寻址存储器单元的干扰。浮动数字线的实际电压可取决于电容性耦合到浮动数字线的字线的电压。每一字线可通过电容性耦合浮动数字线的电压影响，且由于所有未经寻址字线可接地，而仅仅经寻址字线可偏压到读取/编程存取电压，因此浮动数字线的实际电压保持接近于接地。在一些配置中耦合到未经寻址单元的部分数字线可接地，因此还提供安全且无干扰的情形。此外，包含与经寻址存储器单元共享同一数字线的存储器单元的耦合到未经寻址字线(例如，位于不同叠组或平面中的字线)的存储器单元可通过将其上所耦合的未经寻址字线接地来保持于安全且无干扰的情形中。上文所描述的方法的步骤可以不同于所描述的次序的次序实行。可实行尚未描述的额外步骤。
149.提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。对本公开的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变体。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所公开的原理及新颖特征相一致的最广范围。