一种相变薄膜及其制备方法和相变存储器与流程

1.本技术涉及相变薄膜领域，具体涉及一种相变薄膜及其制备方法和相变存储器。


背景技术：

2.相变存储器是一种新型的非易失性存储器，其利用相变存储材料在晶态和非晶态之间转变时所表现出来的导电性差异来存储数据，并具有低功耗、高密度、尺寸小等优点，被认为是未来半导体存储器的主流产品之一。其中，sb2te3是一种常用的相变存储材料，其晶化速度很快，但由于其晶化温度较低(低于100℃)，使得基于sb2te3的相变存储器存储的数据易受高温扰动。业界发现在sb2te3材料中掺入氮、氧等元素可提高该材料在非晶态下的稳定性，但也同时明显降低了其晶化速度。


技术实现要素：

3.鉴于此，本技术实施例提供了一种梯度掺杂有掺杂元素的sb2te3多层相变薄膜，其非晶态稳定性高且晶化速度快，以使含该相变薄膜的相变存储器可以兼顾较快擦写操作速度和较高存储可靠性。
4.第一方面，本技术实施例提供了一种相变薄膜，该相变薄膜包括堆叠设置的多层相变材料层，其中，每一相变材料层的材质包括sb2te3，该相变薄膜中还含有掺杂元素，且掺杂元的质量百分含量按照相变材料层逐层递增或者逐层递减，所述掺杂元素包括碳、硅、铜、钪、钛、银和铟中的一种。
5.本技术提供的相变薄膜中，掺杂元素在各相变材料层中的掺杂质量占比沿一定方向逐层递增或者逐层递减，这使得相邻相变材料层的晶格失配程度低，提高整体相变薄膜的结构稳定性，且掺杂量低的sb2te3层可为相邻的掺杂量高的sb2te3层提供晶化模块，加快该层的晶化，从而提高了整体的相变薄膜的晶化速度，使得该相变薄膜可以兼顾较高的非晶态稳定性和较快的晶化速度。
6.本技术实施方式中，掺杂元素包括碳、硅、铜、钪、钛、银和铟中的一种。引入这些掺杂元素对sb2te3材料的晶化速度的降低幅度较小。
7.本技术实施方式中，掺杂元素的质量百分含量按照相变材料层逐层从0％-5％递增到5％-20％。
8.本技术一些实施方式中，掺杂元素的质量百分含量按照相变材料层逐层从0％递增到5％-20％。
9.本技术实施方式中，相邻两层相变材料层中掺杂元素的质量百分含量的差值不超过5％。相邻两层相变材料层中掺杂元素的浓度梯度较小，更有利于降低相邻相变材料层之间的晶格失配程度。
10.本技术实施方式中，掺杂元素在该相变薄膜中的总质量百分含量不超过20％。
11.本技术实施方式中，每一相变材料层的厚度独立地在5nm-30nm的范围内。
12.本技术一些实施方式中，每一相变材料层的厚度相等。
13.本技术一些实施方式中，任意相邻两层相变材料层中掺杂元素的质量百分含量之差相等。
14.本技术实施方式中，该相变薄膜的厚度在15nm-300nm的范围内。
15.本技术实施方式中，该相变薄膜中，相变材料层的总层数大于或等于3层。
16.本技术实施方式中，该相变薄膜中，相变材料层的总层数不超过20层。
17.第二方面，本技术实施例提供了一种相变薄膜的制备方法，包括以下步骤：
18.在惰性气体的氛围下，采用主体元素的靶材与掺杂元素的单质靶材共溅射形成掺杂元素质量百分含量不同的多个相变材料层，得到相变薄膜；其中，主体元素包括锑sb和碲te；掺杂元素包括碳、硅、铜、钪、钛、银和铟中的一种；掺杂元素的质量百分含量按照相变材料层逐层递增或者逐层递减；
19.其中，通过调节共溅射过程中不同共溅射时间段内的各靶材所连接的电源的功率，以改变掺杂元素在各相变材料层中的质量百分含量。
20.该制备方法可以实现本技术第一方面的相变薄膜的简便制备，且便于精确控制各相变材料层的成分。
21.第三方面，本技术实施例提供了一种相变存储器，包括相变存储单元和控制器，该相变存储单元包括底电极、顶电极以及如本技术实施例第一方面的相变薄膜，其中，该相变薄膜位于底电极和顶电极之间。
22.本技术一些实施方式中，底电极或顶电极与该相变薄膜之间还设置有加热电极；其中，自加热电极向该相变薄膜的方向，掺杂元素的质量百分含量按照相变材料层逐层递增。此时，该相变存储单元可以为t型或者为限制型。靠近加热电极相变材料层中的掺杂元素的含量较高，更利于相变薄膜较快地受热晶化，使t型或限制型的相变存储单元的set操作速度进一步提高。
23.本技术一些实施方式中，相变存储单元为t型。
24.通过采用上述性能优异的相变薄膜，该相变存储器可以在具有较高热稳定性及存储可靠性的同时，还具有较快的操作速度。
附图说明
25.图1为电子设备内的存储器的一种结构示意图。
26.图2a为采用本技术的相变薄膜的相变存储器单元的一种结构示意图。
27.图2b为采用本技术的相变薄膜的相变存储器单元的另一种结构示意图。
28.图2c为采用本技术的相变薄膜的相变存储器单元的又一种结构示意图。
29.图3为如图2a所示的相变存储单元施加脉高不同、脉宽固定的测试脉冲后的电阻图，其中左图中采用的是实施例1提供的相变薄膜，右图采用的是ti掺杂量固定为5.1％的单层sb2te3薄膜。
具体实施方式
30.下面将结合本技术实施例中的附图，对本技术技术方案进行说明。
31.图1示例了电子设备内的一种存储器的结构示意图。该存储器可以用来进行数据的存储和交互，相变存储器可以用于手机、平板电脑、笔记本电脑、可穿戴设备、车载设备等
电子产品中。其中，该存储器300包括相变存储器(phase change memory，pcm)阵列301和控制器302，pcm阵列301包括多个相变存储单元100。控制器302可以控制在pcm阵列301的各相变存储单元中写入数据或从中读取数据，并可通过接口实现存储器300与外部设备之间的通信。图2a和图2b是本技术实施例提供的相变存储单元的两种结构示意图。其中，相变存储单元100可以包括底电极10、顶电极30以及位于底电极10和顶电极30之间的相变薄膜20。
32.目前，相变薄膜20通常由掺杂某些特定元素的相变存储材料构成，例如通常采用掺杂氮(n)元素、氧(o)元素或这两种元素的sb2te3材料(其中，sb代表化学元素锑，te代表化学元素碲)，以相较于未掺杂型sb2te3材料而提升晶化温度、提升非晶态的稳定性，进而提升存储器的热稳定性。且，掺杂元素在相变薄膜中的掺杂量通常是固定不变的。然而，掺杂元素的引入虽然在一定程度上提升了基于sb2te3相变材料的存储器的热稳定性，但也同时降低了sb2te3相变材料的晶化速度，降低了存储器的操作速度。其中，词语“晶化温度”是指相变存储材料受电脉冲产热而从非晶态变成晶态时的温度。词语“晶化速度”是指相变存储材料受电脉冲产热而从非晶态变成晶态所用的响应时间，也基本等于对相变存储单元进行数据擦除操作(即set过程)的时间。
33.为解决现有技术中掺杂量固定的相变薄膜带来的不能兼顾高非晶态稳定性和高晶化速度的问题，本技术实施例提供了一种新型的相变薄膜。可一并参见图2a和图2b，本技术实施例提供的相变薄膜20包括堆叠设置的多层相变材料层，其中，每一相变材料层的材质包括sb2te3，相变薄膜20中还含有掺杂元素(以标号201示意)，掺杂元素包括碳(c)、硅(si)、铜(cu)、钪(sc)、钛(ti)、银(ag)和铟(in)中的一种或多种，且掺杂元素在各层相变材料层中的质量百分含量按照所述相变材料层逐层递增或者逐层递减。
34.对于“掺杂元素的质量百分含量按照所述相变材料层逐层递增或者逐层递减”的解释如下：若自底电极10向顶电极30的方向，相变薄膜分别包括第一相变材料层、第二相变材料层..第n相变材料层，若第一相变材料层中某一掺杂元素的质量百分含量为x1，第二相变材料层中该掺杂元素的质量百分含量为x2，第n相变材料层中该掺杂元素的质量百分含量为xn，则x1＜x2＜x3…
＜xn(图2a所示)或者x1＞x2＞x3…
＞xn(图2b所示)。
35.其中，图2a和图2b中，均以相变薄膜20包括四层相变材料层(即，n＝4)进行了示例。具体地，图2a中的相变薄膜20包括第一相变材料层21、第二相变材料层22、第三相变材料层23和第四相变材料层24，其中，第一相变材料层21中掺杂元素的质量百分含量、第二相变材料层22中掺杂元素的质量百分含量、第三相变材料层23中掺杂元素的质量百分含量、第四相变材料层24中掺杂元素的质量百分含量依次递增。各相变材料层中掺杂元素的含量可借助x射线光电子能谱分析仪(xps)进行分析得到。
36.本技术提供的相变薄膜20中，掺杂元素在各相变材料层中的掺杂质量占比沿一定方向逐层递增或者逐层递减，这使得相邻相变材料层之间的晶格失配程度低，从而提高整体相变薄膜20的结构稳定性，其中，掺杂量越高的sb2te3层的非晶态稳定性越高，掺杂量越低的sb2te3层的晶化速度越快，掺杂量低的sb2te3层可以为相邻的掺杂量高的sb2te3层提供晶化模块，加快掺杂量高的sb2te3层的晶化，从而提高了整体的相变薄膜20的晶化速度。因此，该相变薄膜可以在非晶态稳定性得到提高的同时，还具有较快的晶化速度。该相变薄膜用于相变存储器单元中，可使相变存储器单元的稳定性高，数据保持能力好，且操作速度较快。
37.本技术实施方式中，上述掺杂元素c、si、cu、sc、ti、ag和in对sb2te3材料的晶化速度的降低幅度较小。其中，在掺杂元素为多种时，每种掺杂元素的含量在相变薄膜中的变化趋势相同，自底电极10向顶电极30的方向，均是逐层递增或者逐层递减。在一些实施方式中，掺杂元素为c、si、cu、sc、ti、ag和in中的一种，这样可降低上述相变薄膜的制备难度。
38.本技术实施方式中，上述掺杂元素在相变薄膜20中的总质量百分含量不超过20％。这样可避免引入过多的掺杂元素而显著劣化sb2te3材料的晶化速度。在一些实施方式中，掺杂元素在相变薄膜20中的总质量百分含量不超过12％。
39.以图2a示出的相变存储器单元为例，自底电极10向顶电极30的方向，掺杂元素在各相变材料层中的质量百分含量按照相变材料层逐层从0％-5％递增到5％-20％。在一些实施方式中，掺杂元素的质量百分含量按照相变材料层逐层从0％递增到5％-20％。此时，掺杂元素的含量自0开始递增，所得相变薄膜的晶化速度会更快。在一具体实施例中，掺杂元素在第一相变材料层21、第二相变材料层22、第三相变材料层23、第四相变材料层24中的质量百分含量分别为0％、2.5％、5％、7.5％。
40.本技术实施方式中，相邻两层相变材料层中掺杂元素的质量百分含量的差值不超过5％。换句话说，若自底电极10向顶电极30的方向，相变薄膜分别包括第1层、第2层..第n层，掺杂元素在各层中的质量百分含量依次记作x1，x2，x3，x4…
xn，则|x
2-x1|、|x
3-x2|、
…
|x
n-x
n-1
|均小于或等于5％。此时，相邻两层相变材料层中掺杂元素的浓度梯度较小，这更有利于降低相邻相变材料层之间的晶格失配程度。
41.本技术实施方式中，相变薄膜20中，每一相变材料层的厚度独立地在5nm-30nm的范围内。即，每一层相变材料层的厚度可以相等或者不同。具体地，各相变材料层的厚度可以独立地为5nm、6nm、10nm、12nm、15nm、20nm、25nm、28nm或30nm。本技术一些实施方式中，每一相变材料层的厚度均相等，这样可便于更好地控制各相变材料层中掺杂元素的含量。
42.本技术一些实施方式中，在各层相变材料层的厚度相等时，任意相邻两层相变材料层中掺杂元素的质量百分含量的差值基本一致，即，x
2-x1≈x
3-x2≈
…
x
n-x
n-1
。此时，掺杂元素在相邻两相变材料层中是等浓度梯度地变化，有利于降低相邻相变材料层之间的晶格失配程度；相应地，各相变材料层的厚度也较接近，也利于提高相变薄膜20的制备工艺的可操作性。
43.本技术实施方式中，相变薄膜20的厚度可以在15nm-300nm的范围内。示例性的，相变薄膜20的厚度可以在20nm、40nm、50nm、80nm、100nm、120nm、200nm或250nm等。在一些实施方式中，相变薄膜20的厚度可以在20nm-200nm的范围内。
44.本技术实施方式中，相变薄膜20中，相变材料层的总层数大于或等于2，以便实现前述掺杂元素的逐层梯度变化。在一些实施方式中，相变材料层的总层数大于或等于3。本技术实施方式中，相变材料层的总层数不超过20层。此时，相变薄膜20的厚度不致过厚，且便于保证每个相变材料层较平整及整体相变薄膜的平整度，进而便于在其上形成结合力强的相变存储单元的其他涂层。
45.本技术实施方式中，可以采用溅射法来制备上述相变薄膜。溅射法的工艺简单度更高，更便于精确控制材料的成分，且节约成本。
46.具体地，上述相变薄膜的制备方法，可以包括如下步骤：
47.在惰性气体的氛围下，采用主体元素的靶材与掺杂元素的单质靶材共溅射形成掺
杂元素质量百分含量不同的多个相变材料层，得到相变薄膜；其中，所述主体元素包括锑sb和碲te；掺杂元素包括c、si、cu、sc、ti、ag和in中的一种或多种；掺杂元素在各层相变材料层中的质量百分含量按照相变材料层逐层递增或者逐层递减；
48.通过调节共溅射过程中不同共溅射时间段内的各靶材所连接的电源的功率，以改变掺杂元素在各相变材料层中的质量百分含量。
49.本技术一些实施方式中，所述主体元素的靶材具体为sb单质靶和te单质靶，或者为sb2te3合金靶。其中，采用sb2te3合金靶作为主体元素的靶材，可以保证每层相变材料层中sb和te的原子百分比无限接近2:3，进一步降低该相变薄膜的制备难度。其中，该靶材连接的电源可以是射频电源或直流电源。
50.其中，各层相变材料层的厚度，可以通过在射频电源的功率不变的情况下，调节各共溅射时间段的时长来控制。示例性的，各共溅射时间段的时长可以独立地为30s-3min。这样各相变材料层的厚度可以控制在5nm-30nm之间。
51.图2a中，相变存储单元100还包括位于底电极10与相变薄膜20之间的加热电极40；图2b中，相变存储单元100还包括位于顶电极30与相变薄膜20之间的加热电极40。加热电极40可在通电下产生焦耳热以对相变薄膜20进行加热。图2a和图2b所示的相变存储单元100均是t型结构，其中相变薄膜20的宽度较大，可与顶电极30的宽度相等，且一般大于加热电极40的宽度。
52.图2a和图2b中，自加热电极40向相变薄膜20的方向，掺杂元素在各相变材料层中的质量百分含量是逐层递增的。即，越靠近加热电极40的相变材料层中，掺杂元素的含量越低，越远离加热电极40的相变材料层中，掺杂元素的含量越高。由于t型相变存储单元中，加热电极是t型相变存储单元的主要产热部位，控制靠近加热电极40的相变材料层中掺杂元素的含量低，可以更快速地提升相变薄膜20的整体热致晶化速度，进而更快地提升相变存储单元的操作速度。
53.在一些实施方式中，请继续参见图2a和图2b，相变存储单元100还包括衬底101和介质包覆层50。上述底电极10、相变薄膜20和顶电极30等依次设置在衬底101上，衬底101可以为si单质、sio2或其他含硅的衬底(如sige、si：c等)，还可以为其上带有硅氧化物层的前述衬底等。介质包覆层50的材质为sio2或si3n4等，其可以仅包覆在加热电极40的外围(如图2a、图2b所示)，也可根据具体的相变存储单元结构来选择介质包覆层40的其他分布方式，例如仅包覆在相变薄膜20的外围，或包覆在底电极10、加热电极40、相变薄膜20和顶电极30的外围等。
54.在本技术其他实施方式中，前述相变存储单元100也可以是如图2c所示的限制型结构，其中相变薄膜20的宽度较窄。相变薄膜20的宽度可以小于顶电极30的宽度。由于在限制型相变存储单元中，相变薄膜是主要被加热、产热部位，因此，自底电极10向顶电极30的方向，掺杂元素在相变薄膜20的各层中的质量百分含量可以是逐层递增或者逐层递减，这样均可以提升限制型相变存储单元的操作速度。进一步地，在限制型相变存储单元中还含有加热电极时，自加热电极向相变薄膜的方向，掺杂元素在各相变材料层中的质量百分含量按照相变材料层逐层递增。此时，可以更快地提升限制型相变存储单元的操作速度。
55.本技术中，上述存储器的写入操作、擦除操作是在相变存储单元上施加不同的脉冲电压或脉冲电流，使前述相变薄膜可在高阻的非晶态与低阻的晶态之间发生可逆转换。
其中，擦除操作为：对相变存储单元施加一个强度较高、时间短的脉冲电流(即，reset脉冲，重设脉冲)，使其中的相变薄膜被加热升温至其熔化温度以上，经过快速冷却后，得到其高阻的非晶态结构，从而实现从晶态到非晶态的转换。写入操作为：对相变存储单元施加一个强度中等、时间较长的脉冲(即，set脉冲，设置脉冲)，使相变薄膜被加热升温至其晶化温度以上、熔化温度以下，降温后即可得到其低阻的晶态结构，从而实现从非晶态到晶态的转换。
56.本技术实施例中，由于前述存储器的相变存储单元中采用了本技术提供的上述非晶态稳定性高、晶化速度快的相变薄膜，使得该相变存储器可以在具有较高存储可靠性的同时，还具有较快的操作速度，特别是其写入操作的速度较快。
57.下面通过多个具体实施例对本技术的技术方案进行进一步的说明。
58.实施例1
59.一种ti梯度掺杂的sb2te3多层相变薄膜，如图2a中的标号20所示，包括堆叠设置的四层相变材料层，其中，各相变材料层的厚度均为25nm，相变薄膜20的总厚度为100nm，第一相变材料层21为未掺杂的sb2te3，第二相变材料层22、第三相变材料层23、第四相变材料层24均为ti掺杂的sb2te3层，ti元素在各层中的质量百分含量分别为2.5％、3.8％、5.1％。该相变薄膜中，ti的总质量百分含量约为2.85％。
60.实施例1的相变薄膜可以通过如下方法制备：将sb2te3合金靶和ti单质靶置于溅射腔内的不同靶材位置，将待镀基材置于溅射腔内的样品台上，对溅射腔抽真空，之后向其中通入高纯氩气，开始沉积形成相变薄膜，其中，在沉积第一相变材料层21时，设置sb2te3合金靶连接的电源功率为7w，开挡板溅射150s；在沉积第二相变材料层22时，设置sb2te3合金靶连接的电源功率为7w，ti靶的功率为5w，开挡板溅射150s；在沉积第三相变材料层23时，设置sb2te3合金靶连接的电源功率为7w，ti靶的功率为8w，开挡板溅射150s；在沉积第四相变材料层24时，设置sb2te3合金靶连接的电源功率为7w，ti靶的功率为10w，开挡板溅射150s。
61.将实施例1提供的相变薄膜用于图2a所示的相变存储单元中，对相变存储单元进行脉冲测试。结果发现，该相变薄膜从非晶态转换为晶态时所需的set脉冲的最小脉宽(即，时延)为34ns。此外，还采用不同幅值(即，脉高)、脉宽固定的矩形脉冲对相变存储单元进行脉冲测试，测试曲线图汇总在图3中。其中，左图是针对采用实施例1提供的梯度掺杂的多层相变薄膜的相变存储单元，所用各测试脉冲的脉宽为34ns；右图是针对采用ti掺杂量固定为5.1％的单层sb2te3薄膜的相变存储单元，采用的测试脉冲的脉宽有80ns、110ns、130ns、140ns。图3中，左、右图的纵坐标为相变薄膜经受各电脉冲后的电阻值，横坐标是各测试电脉冲的幅值。
62.从图3可以获知，作为对照的ti掺杂量固定为5.1％的单层sb2te3薄膜，其set脉冲的最小脉宽可以为80ns。显然，该值明显大于采用本技术实施例1相变薄膜转换为晶态所需的set脉冲的脉宽。这反映出本技术实施例提供的相变薄膜能够具有较快的晶化速度。
63.此外，相变薄膜处于非晶态时，电阻较高，在电脉冲作用发生晶化时，电阻较小。因此，各相变薄膜从非晶态发生晶化时的set脉冲的电压幅值为图3中各曲线的下降沿对应的x轴值，左图中该值为1.3v，右图中该值为0.7v。可见，本技术实施例提供的相变薄膜可具有较高的非晶态稳定性。
64.实施例2
65.一种用于相变存储单元的相变薄膜，包括堆叠设置的三层相变材料层，各相变材料层均为cu掺杂的sb2te3层，厚度均为10nm，其中，沿该相变薄膜自底电极向顶电极的厚度方向，cu元素在各相变材料层中的质量百分含量分别为2％、4％、6％。其中，在制备实施例2的相变薄膜时，沉积第一相变材料层时，sb2te3靶的功率为5w，cu靶的功率为5w，同时开挡板共溅射约60s；沉积第一相变材料层时，sb2te3靶的功率为5w，cu靶的功率为10w，同时开挡板共溅射60s，沉积第一相变材料层时，sb2te3靶的功率为5w，cu靶的功率为15w，同时开挡板共溅射60s。
66.实施例3
67.一种cu梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，该相变薄膜共有3层，其中，沿该相变薄膜自底电极向顶电极的厚度方向，cu元素在各相变材料层中的质量百分含量分别为2％、6％、8％，各相变层的厚度依次为10nm、20nm、10nm。
68.实施例4
69.一种ag梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，该相变薄膜共有5层，其中，沿该相变薄膜自底电极向顶电极的厚度方向，ag元素在各相变材料层中的质量百分含量分别为1％、2％、3％、4％、5％，各相变材料层的厚度均为30nm。
70.实施例5
71.一种in梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，其中，沿该相变薄膜自底电极向顶电极的厚度方向，in元素在该相变薄膜的各层中的质量百分含量从0％按2.5％的浓度梯度逐层逐渐增加到20％；该相变薄膜共有9层，各相变材料层的厚度均为10nm。
72.实施例6
73.一种si梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，该相变薄膜共有4层，其中，沿该相变薄膜自底电极向顶电极的厚度方向，si元素在各相变材料层中的质量百分含量分别为1、4％、7％、10％，各相变层的厚度均为15nm。
74.实施例7
75.一种c梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，其中，沿该相变薄膜自底电极向顶电极的厚度方向，in元素在该相变薄膜的各层中的质量百分含量从1％按1％的浓度梯度逐层逐渐增加到18％；该相变薄膜共有18层，各相变材料层的厚度均为5nm。
76.实施例8
77.一种sc梯度掺杂的sb2te3多层相变薄膜，用于相变存储单元，其中，沿该相变薄膜自底电极向顶电极的厚度方向，in元素在该相变薄膜的各层中的质量百分含量从2％按1.5％的浓度梯度逐层逐渐增加到15.5％；该相变薄膜共有10层，各相变材料层的厚度均为10nm。
78.此外，将上述实施例2-8提供的相变薄膜用于图2a所示的相变存储单元中，对各相变存储单元进行与实施例1类似的脉冲测试，结果发现，各相变薄膜转换为晶态时所需的set脉冲的最小脉宽也较窄，set脉冲电压的电压幅值也较高，这表明本技术实施例2-8提供的相变薄膜的晶化速度快，非晶态稳定性高，相应地，各存储器件的set操作速度快，对数据保持能力高。
79.以上所述仅表达了本技术的几种示例性实施方式，其描述较为具体和详细，但并
不能因此而理解为对本技术专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。