半导体结构及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。
3.利用垂直的全环绕栅极(gaa，gate-all-around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4f2(f：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但由于掺杂工艺的限制，gaa晶体管结构中各区域的多数载流子的浓度一致或者有细微差别，难以调节gaa晶体管结构中各区域的多数载流子的浓度不同，难以进一步提高gaa晶体管结构以及动态存储器的电学性能。


技术实现要素：

4.本发明实施例提供一种半导体结构，包括：基底；位线，位于所述基底上；半导体通道，位于所述位线表面，在沿所述基底指向所述位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，所述第一掺杂区与所述位线相接触，且所述第一掺杂区、所述沟道区和所述第二掺杂区中掺杂有第一类型掺杂离子，所述沟道区中还掺杂有第二类型掺杂离子，使得所述沟道区中的多数载流子浓度低于所述第一掺杂区和所述第二掺杂区中多数载流子的浓度，所述第一类型掺杂离子为n型离子或p型离子中的一者，所述第二类型掺杂离子为n型离子或p型离子中的另一者。
5.相应地，本发明实施例还提供一种半导体结构的制作方法，包括：提供基底；在所述基底上形成初始位线，以及在所述初始位线远离所述基底的表面形成半导体通道，在沿所述基底指向所述初始位线的方向上，所述半导体通道包括依次排列的第一掺杂区、沟道区以及第二掺杂区，且所述第一掺杂区、所述沟道区和所述第二掺杂区中掺杂有相同掺杂浓度的第一类型掺杂离子，所述第一类型掺杂离子为n型离子或p型离子中的一者；在所述沟道区的侧壁形成掺杂有第二类型掺杂离子的牺牲层，且所述牺牲层至少覆盖所述沟道区的侧壁，所述第二类型掺杂离子为n型离子或p型离子中的另一者；采用退火工艺，使所述第二类型掺杂离子扩散至所述沟道区中，以降低所述沟道区中的多数载流子浓度；去除所述牺牲层，以露出所述沟道区侧壁。
6.本发明实施例提供的技术方案可以具有以下优点：
7.上述技术方案中，沟道区中不仅掺杂有第一类型掺杂离子，还掺杂有第二类型掺杂离子，使得沟道区中的多数载流子浓度低于第一掺杂区中多数载流子的浓度，且还低于第二掺杂区中多数载流子的浓度。一方面，沟道区中的多数载流子浓度较低，有利于提高沟道区的导通/关断比例，从而有利于提高控制沟道区导通/关断的灵敏度，以保证沟道区可以快速导通和关闭；另一方面，多数载流子在第一掺杂区和第二掺杂区中的浓度均较大，有
利于降低第一掺杂区和第二掺杂区自身的电阻，从而有利于降低由第一掺杂区、沟道区和第二掺杂区构成的晶体管的阈值电压和提高该晶体管的饱和电流。因此，本发明实施例有利于提高半导体结构的电学性能。
附图说明
8.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
9.图1至图36为本发明实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
10.由背景技术可知，目前半导体结构的电学性能有待提高。
11.经分析发现，在gaa晶体管中，第一掺杂区、沟道区和第二掺杂区依次堆叠设置，难以如平面晶体管利用离子注入工艺在制成栅极结构后进行第一掺杂区和第二掺杂区的自对准掺杂工艺，因而gaa晶体管中的第一掺杂区、沟道区和第二掺杂区通常通过同一掺杂工艺形成，则多数载流子在第一掺杂区、沟道区以及第二掺杂区中的浓度基本一致，且沟道区中的多数载流子的浓度不宜过高，当沟道区中的多数载流子的浓度较高时，会降低沟道区的导通/关断比例，使得栅极难以控制沟道区的关闭。然而，当保证沟道区中的多数载流子的浓度满足沟道区的具有高的导通/关断比例时，在该情况下的第一掺杂区和第二掺杂区内的多数载流子浓度较低，自身的电阻较大，会增大gaa晶体管的阈值电压和降低gaa晶体管的饱和电流，从而对gaa晶体管的电学性能造成不利的影响。
12.为解决上述问题，本发明实施例提供一种半导体结构及其制作方法，半导体结构中，沟道区中既掺杂有第一类型掺杂离子，又掺杂有第二类型掺杂离子，使得沟道区中的多数载流子浓度低于第一掺杂区中多数载流子的浓度，且还低于第二掺杂区中多数载流子的浓度。一方面，沟道区中的多数载流子浓度较低，有利于提高沟道区的导通/关断比例，从而有利于提高控制沟道区导通/关断的灵敏度，以保证沟道区可以快速导通和关闭；另一方面，多数载流子在第一掺杂区和第二掺杂区中的浓度均较大，有利于降低第一掺杂区和第二掺杂区自身的电阻，从而有利于降低由第一掺杂区、沟道区和第二掺杂区构成的晶体管的阈值电压和提高该晶体管的饱和电流。因此，本发明实施例有利于在保证沟道区的多数载流子浓度较低的同时，保证第一掺杂区和第二掺杂区的多数载流子浓度较高，从而提高半导体结构的电学性能。
13.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
14.本发明一实施例提供一种半导体结构，以下将结合附图对本发明一实施例提供的半导体结构进行详细说明。图1至图6为本发明一实施例提供的半导体结构对应的结构示意图。其中，图1为本发明一实施例提供的半导体结构的一种结构示意图，图2为图1所示结构中半导体通道的剖面示意图；图3为图1所示结构沿第一截面方向aa1的一种剖面示意图，图
4为图1所示结构沿第一截面方向aa1的又一种剖面示意图，图5为图1所示结构沿第二截面方向bb1的剖面示意图，图6为本发明一实施例提供的半导体结构的又一种结构示意图。
15.参考图1至图6，半导体结构包括：基底11；位线104，位于基底11上；半导体通道105，位于位线104表面，在沿基底11指向位线104的方向上，半导体通道105包括依次排列的第一掺杂区i、沟道区ii以及第二掺杂区iii，第一掺杂区i与位线104相接触，且第一掺杂区i、沟道区ii和第二掺杂区iii中掺杂有第一类型掺杂离子，沟道区ii中还掺杂有第二类型掺杂离子，使得沟道区ii中的多数载流子浓度低于第一掺杂区i和第二掺杂区iii中多数载流子的浓度，第一类型掺杂离子为n型离子或p型离子中的一者，第二类型掺杂离子为n型离子或p型离子中的另一者。
16.半导体结构还包括：绝缘层106，覆盖沟道区ii侧壁表面；字线107，覆盖绝缘层106远离沟道区ii的侧壁表面，且相邻第一掺杂区i侧壁、相邻字线107侧壁以及相邻第二掺杂区iii侧壁围成空隙；隔离层103，隔离层103位于空隙中，且隔离层103远离基底11的顶面不低于第二掺杂区iii远离基底11的顶面。
17.由于半导体结构包括垂直的gaa晶体管，且位线104位于基底11与gaa晶体管之间，因而能够构成3d堆叠的存储器件，有利于提高半导体结构的集成密度。
18.以下将结合图1至图6对半导体结构进行更为详细的说明。
19.本实施例中，基底11的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。在一些实施例中，基底11内可以掺杂有第二类型掺杂离子。
20.进一步地，基底11、位线104和半导体通道105具有相同的半导体元素，则半导体通道105与位线104可以利用同一膜层结构形成，该膜层结构由半导体元素构成，使得半导体通道105与位线104为一体结构，从而改善半导体通道105与位线104之间的界面态缺陷，改善半导体结构的性能。
21.其中，半导体元素可以包括硅、碳、锗、砷、镓、铟中的至少一种。在一个例子中，位线104与半导体通道105均包括硅元素。在其他例子中，位线与半导体通道可以均包括锗元素，或者，位线与半导体通道均包括硅元素和锗元素，或者，位线与半导体通道均包括硅元素和碳元素，或者，位线与半导体通道均包括砷元素和镓元素，或者，位线与半导体通道均包括镓元素和铟元素。
22.具体地，位线104的材料还包括金属半导体化合物114，金属半导体化合物114相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道105而言，位线104的电阻率更小，从而有利于降低位线104的电阻，且降低位线104与第一掺杂区i之间的接触电阻，进一步改善半导体结构的电学性能。此外，位线104的电阻率还小于基底11的电阻率。
23.在一些实施例中，位于第一掺杂区i正下方的位线104的区域的材料为半导体材料，且未被第一掺杂区i覆盖的位线104的部分区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一掺杂区i正下方的位线104的部分区域的材料为半导体材料，位于第一掺杂区i正下方的位线104的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
24.具体地，在一个例子中，参考图3，同一位线104中的多个金属半导体化合物114之
间相互间隔；在又一个例子中，参考图4，同一位线104中的多个金属半导体化合物114之间相互连通，需要说明的是，图4仅示例出来了相邻金属半导体化合物114之间边缘处刚好相互接触以连通的情况，实际情况中，相邻金属半导体化合物114之间相互接触的区域可以更大，本实施例对相邻金属半导体化合物114之间相互接触的区域的大小不做限制。
25.在其他例子中，整个位线的材料可以均为金属半导体化合物。
26.以半导体元素为硅为例，金属半导体化合物114包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
27.本实施例中，在基底11上可以形成多个间隔排布的位线104，以及每一位线104可与至少一个第一掺杂区i相接触，图1至图5中以4个相互间隔的位线104，以及每一位线104与4个第一掺杂区i相接触作为示例，可根据实际电学需求，合理设置位线104的数量以及与每一位线104相接触的第一掺杂区i的数量。
28.在一些实施例中，当位线104中掺杂有第一类型掺杂离子，基底11中掺杂有第二类型掺杂离子时，位线104与基底11构成pn结，该pn结有利于防止位线104漏电，进一步改善半导体结构的电学性能。需要说明的是，在其他实施例中，基底也可以不掺杂第二类型掺杂离子。
29.在一些实施例中，第一类型掺杂离子为n型离子，第二类型掺杂离子为p型离子。具体地，n型离子包括砷离子、磷离子或者锑离子中的至少一种；p型离子包括硼离子、铟离子或者镓离子中的至少一种。在另一些实施例中，第一类型掺杂离子可以为p型离子，第二类型掺杂离子可以为n型离子。
30.进一步地，本实施例中，第一类型掺杂离子可以均为磷离子，第二类型掺杂离子可以均为硼离子。在其他实施例中，第一掺杂区中的第一类型掺杂离子与第二掺杂区中的第一类型掺杂离子也可以不同。
31.本实施例中，半导体通道105中第一掺杂区i、沟道区ii和第二掺杂区iii内均掺杂有第一类型掺杂离子。进一步地，参考图2，图2示例出半导体通道105中由虚线和沟道区外围围成的扩散区域iv中均具有第二类型掺杂离子，即第二类型掺杂离子不仅位于沟道区ii中，还位于第一掺杂区i靠近沟道区ii的区域中以及位于第二掺杂区iii靠近沟道区ii的区域中，且第一类型掺杂离子在扩散区域iv中的掺杂浓度大于第二类型掺杂离子在扩散区域iv中的掺杂浓度。如此，有利于降低扩散区域iv中第一类型掺杂离子的有效掺杂浓度，且本实施例中，第一类型掺杂离子在沟道区ii中的有效掺杂浓度低于在第一掺杂区i与沟道区ii相接触的部分区域中的有效掺杂浓度，第一类型掺杂离子在沟道区ii中的有效掺杂浓度也低于在第二掺杂区iii与沟道区ii相接触的部分区域中的有效掺杂浓度。
32.需要说明的是，第一掺杂区i与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度具体为：该部分区域中第一类型掺杂离子的掺杂浓度与第二类型掺杂离子的掺杂浓度的差值；第二掺杂区iii与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度具体为：该部分区域中第一类型掺杂离子的掺杂浓度与第二类型掺杂离子的掺杂浓度的差值。
33.半导体通道105中，对于某一指定的区域而言，该区域中既掺杂有第一类型掺杂离子，又掺杂有第二类型掺杂离子时，第一类型掺杂离子和第二类型掺杂离子共同作用，会出现杂质补偿现象，使得该区域中的多数载流子减少。当第一类型掺杂离子在该区域中的掺
杂浓度大于第二类型掺杂离子在该区域中的掺杂浓度时，该区域中第一类型掺杂离子的有效掺杂浓度变低，该区域中的多数载流子的浓度变低。
34.因此，当第一掺杂区i与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度降低时，有利于降低该区域中的多数载流子浓度，使得第一掺杂区i和沟道区ii之间的结处电场强度变弱，使得半导体结构较少地受到碰撞电离的影响以及降低栅致漏极泄露电流(gidl，gate-induced drain leakage)。因而，当第二掺杂区iii与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度降低时，有利于进一步使得半导体结构较少地受到碰撞电离的影响以及降低gidl。
35.进一步地，第一类型掺杂离子在沟道区ii中的掺杂浓度大于第二类型掺杂离子在沟道区ii中的掺杂浓度，且第一类型掺杂离子在沟道区ii中的有效掺杂浓度低于在第一掺杂区i中的有效掺杂浓度，第一类型掺杂离子在沟道区ii中的有效掺杂浓度低于在第二掺杂区iii中的有效掺杂浓度。
36.需要说明的是，第一类型掺杂离子在沟道区ii中的有效掺杂浓度具体为：沟道区ii中第一类型掺杂离子的掺杂浓度与第二类型掺杂离子的掺杂浓度的差值；第一类型掺杂离子在第一掺杂区i中的有效掺杂浓度具体为：第一掺杂区i中第一类型掺杂离子的掺杂浓度与第二类型掺杂离子的掺杂浓度的差值；第一类型掺杂离子在第二掺杂区iii中的有效掺杂浓度具体为：第二掺杂区iii中第一类型掺杂离子的掺杂浓度与第二类型掺杂离子的掺杂浓度的差值。
37.第一类型掺杂离子在沟道区ii中的有效掺杂浓度不仅低于在第一掺杂区i中的有效掺杂浓度，还低于在第二掺杂区iii中的有效掺杂浓度，使得沟道区ii中的多数载流子浓度低于第一掺杂区i中多数载流子的浓度，且还低于第二掺杂区iii中多数载流子的浓度，有利于在保证沟道区ii的多数载流子浓度较低的同时，保证第一掺杂区i和第二掺杂区iii的多数载流子浓度较高，以在提高沟道区ii的导通/关断比例的同时，降低由第一掺杂区i、沟道区ii和第二掺杂区iii构成的晶体管的阈值电压和提高该晶体管的饱和电流，从而提高半导体结构的电学性能。
38.进一步地，第一类型掺杂离子在沟道区ii中的有效掺杂浓度为8
×
10
18
atom/cm3～2
×
10
19
atom/cm3，该浓度范围内，沟道区ii的导通/关断比例均比较高，保证沟道区ii可以快速导通和关闭。
39.在一些实施例中，第一类型掺杂离子在沟道区ii中的有效掺杂浓度可以为1
×
10
19
atom/cm3，有利于在保证沟道区ii较高的导通/关断比例的同时，保证沟道区ii较高的导电性。
40.第一类型掺杂离子在第一掺杂区i中的有效掺杂浓度为3
×
10
19
atom/cm3～1
×
10
20
atom/cm3，第一类型掺杂离子在第二掺杂区iii中的有效掺杂浓度为3
×
10
19
atom/cm3～1
×
10
20
atom/cm3，该浓度范围内，第一掺杂区i和第二掺杂区iii中的多数载流子的浓度均较高，则第一掺杂区i和第二掺杂区iii自身的电阻均较低，有利于保证由第一掺杂区i、沟道区ii和第二掺杂区iii构成的晶体管具有较低的阈值电压和较高的饱和电流。
41.在一些实施例中，第一类型掺杂离子在第一掺杂区i中的有效掺杂浓度可以为1
×
10
20
atom/cm3，第二类型掺杂离子在第二掺杂区iii中的有效掺杂浓度也可以为1
×
10
20
atom/cm3，有利于保证第一掺杂区i和第二掺杂区iii均具有高的导电性。
42.在一些实施例中，在沿基底11指向位线104的方向z上，半导体通道105的高度为100nm～150nm，第一掺杂区i、沟道区ii和第二掺杂区iii的高度均为30nm～50nm。
43.进一步地，沟道区ii在基底11上的正投影小于第二掺杂区iii在基底11上的正投影，且小于第一掺杂区i在基底11上的正投影，在垂直于方向z的截面中，有利于形成截面面积更小的沟道区ii，有利于提高环绕沟道区ii侧壁的字线107对沟道区ii的控制能力，从而更容易控制gaa晶体管的导通或者关断。在其他实施例中，第一掺杂区、沟道区以及第二掺杂区在基底上的正投影可以相等；或者，沟道区和第二掺杂区在基底上的正投影均小于第一掺杂区在基底上的正投影。
44.在一些例子中，结合参考图3和图5，在垂直于方向z的截面中，沟道区ii的宽度w和沟道区ii的长度l均不大于10nm，有利于保证字线107对沟道区ii有良好的控制能力。
45.具体地，隔离层103可以包括第二介质层123、第三介质层133、第四介质层143和第五介质层153。
46.其中，第四介质层143位于相邻位线104的间隔中，且位于相邻位线104上的相邻第一掺杂区i的间隔中；第五介质层153位于同一位线104上相邻第一掺杂区i的侧壁，且位于第四介质层143的侧壁，且相邻第五介质层153之间具有第一空隙。第四介质层143和第五介质层153共同实现相邻第一掺杂区i和相邻位线104之间的电绝缘。
47.在一些例子中，第四介质层143的材料和第五介质层153的材料相同，进一步地，第四介质层143的材料和第五介质层153的材料可以均为氧化硅。在其他实施例中，第四介质层的材料和第五介质层的材料也可以不同，只需满足第四介质层的材料和第五介质层的材料为绝缘效果良好的材料。
48.相邻字线107之间具有第二空隙，第二介质层123覆盖第二掺杂区iii侧壁表面，且位于相邻第二掺杂区iii侧壁的第二介质层123之间具有第三空隙；第三介质层133，位于第一空隙、第二空隙和第三空隙中。
49.具体地，第一空隙、第二空隙和第三空隙之间相连通。在一些实施例中，参考图3至图5，第三介质层133填充满第一空隙、第二空隙和第三空隙，且第三介质层133远离基底11的顶面高于第二掺杂区iii远离基底11的顶面。在又一些实施例中，参考图6，位于第二空隙中的第三介质层133中具有第四空隙109，即相邻字线107之间除了具有第三介质层133，还具有第四空隙109，有利于降低相邻字线107之间产生的电容，以提高半导体结构的电学特性。在其他例子中，第四空隙不仅可以存在于位于第二空隙中的第三介质层中，还可以存在于位于第一空隙中的第三介质层中，或者存在于位于第三空隙中的第三介质层中。
50.本实施例中，第四介质层143和第五介质层153共同构成第一隔离层113，绝缘层106的外围在基底11上的正投影小于第一隔离层113的外围在基底11上的正投影，即参考图3至图5，绝缘层106远离半导体通道105的外壁相较于第一隔离层113远离半导体通道105的外壁，更靠近半导体通道105。其中，绝缘层106的材料为氧化硅。在其他实施例中，绝缘层和第二介质层可以为同一膜层结构，即绝缘层和第三介质层可以通过同一工艺步骤形成。其中，绝缘层的材料和第三介质层的材料包括氧化硅或者氮化硅中的至少一种。
51.半导体结构还可以包括：金属接触层108，位于第二掺杂区iii远离基底11的顶面，且金属半导体化合物114和金属接触层108中具有相同的金属元素。其中，金属元素包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
52.由于金属接触层108中具有金属元素，后续在金属接触层108上形成电容结构的下电极时，金属接触层108与下电极构成欧姆接触，避免下电极与半导体材料直接接触而形成肖特基势垒接触，欧姆接触有利于降低第二掺杂区iii与下电极之间的接触电阻，从而降低半导体结构工作时的能耗，且改善rc延迟效应，以提高半导体结构的电学性能。此外，从制作工艺的角度而言，金属接触层108和金属半导体化合物114中具有相同的金属元素，有利于在一个工艺步骤中，形成金属接触层108和在位线104中形成金属半导体化合物114。
53.进一步地，金属接触层108在基底11上的正投影覆盖第二掺杂区iii在基底11上的正投影，有利于增大金属接触层108与下电极之间的接触面积，从而降低金属接触层108与下电极之间的接触电阻，以提高半导体结构的电学性能。
54.半导体结构还可以包括：过渡层118，位于第二掺杂区iii和金属接触层108之间，且过渡层118位于第二掺杂区iii的部分顶面，金属接触层108包裹过渡层118的其余表面，过渡层118和第二掺杂区iii掺杂有相同类型的掺杂离子，且掺杂离子在过渡层118中的掺杂浓度大于在第二掺杂区iii中的掺杂浓度，则过渡层118的电阻小于第二掺杂区iii的电阻，有利于进一步降低第二掺杂区iii与下电极之间的传输电阻。
55.在其他实施例中，半导体结构也可以不包括过渡层，第二掺杂区顶面仅具有金属接触层。
56.半导体结构还可以包括：电容结构(图中未示出)，电容结构位于金属接触层108和第三介质层133共同构成的表面。
57.综上所述，基底11上具有垂直的gaa晶体管，且该gaa晶体管中，沟道区ii中的多数载流子浓度低于第一掺杂区i中多数载流子的浓度，且还低于第二掺杂区iii中多数载流子的浓度，有利于在保证沟道区ii的多数载流子浓度较低的同时，保证第一掺杂区i和第二掺杂区iii的多数载流子浓度较高，以在提高沟道区ii的导通/关断比例的同时，降低由第一掺杂区i、沟道区ii和第二掺杂区iii构成的晶体管的阈值电压和提高该晶体管的饱和电流，从而提高半导体结构的电学性能。
58.相应地，本发明又一实施例还提供一种半导体结构的制作方法，可用于形成上述半导体结构。
59.图7至图36为本发明又一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
60.参考图7至图10，提供基底11；在基底11上形成初始位线124，以及在初始位线124远离基底11的表面形成半导体通道105，在沿基底11指向初始位线124的方向上，半导体通道105包括依次排列的第一掺杂区i、沟道区ii以及第二掺杂区iii，且第一掺杂区i、沟道区ii和第二掺杂区iii中掺杂有相同掺杂浓度的第一类型掺杂离子，第一类型掺杂离子为n型离子或p型离子中的一者。
61.具体地，提供基底11，并在基底11上形成初始位线124以及半导体通道105包括如下步骤：
62.参考图7，提供衬底110，具体地，衬底110的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以为硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
63.衬底110包括：基底11，基底11内掺杂有第二类型掺杂离子，第二类型掺杂离子为n型离子或p型离子中的另一者；初始半导体层10，设置于基底11上。
64.对初始半导体层10进行掺杂处理以及退火处理，使得初始半导体层10内掺杂有第一类型掺杂离子，用于后续刻蚀初始半导体层10以形成初始位线124和半导体通道105。
65.其中，掺杂处理可以采用高温扩散或者离子注入的方法，当采用离子注入的方式对初始半导体层10进行掺杂处理后，退火处理的退火温度为800℃～1000℃。
66.本实施例中，第一类型掺杂离子在初始半导体层10内的掺杂浓度为3
×
10
19
atom/cm3～1
×
10
20
atom/cm3，且在初始半导体层10指向基底11的方向上，初始半导体层10内第一类型掺杂离子的掺杂深度为150nm～250nm。
67.本实施例中，第一类型掺杂离子为n型离子，第二类型掺杂离子为p型离子。在其他实施例中，第一类型掺杂离子可以为p型离子，第二类型掺杂离子可以为n型离子。
68.在初始半导体层10远离基底11的一侧依次堆叠形成缓冲层120和阻挡层130。在一些例子中，可采用沉积工艺形成缓冲层120和阻挡层130，缓冲层120的材料为氧化硅，阻挡层130的材料为氮化硅。
69.进一步地，可以采用化学气相沉积工艺沉积氮化硅以形成阻挡层130，氮化硅膜层的氧化速度非常慢，有利于保护位于氮化硅膜层下方的衬底110，避免衬底100被氧化。
70.在一些实施例中，衬底110为硅衬底，由于氮化硅的晶格常数和热膨胀系数与硅衬底的晶格常数和热膨胀系数的失配率都很大，因而若在硅衬底上直接形成氮化硅，氮化硅和硅的界面处缺陷密度大，容易成为载流子陷阱和复合中心，影响硅的载流子迁移率，从而影响半导体结构的性能和工作寿命。而且，氮化硅薄膜应力较大，直接沉积在硅衬底上易出现龟裂现象。因而，在硅衬底上沉积氮化硅之前先形成氧化硅作为缓冲层120，有利于提高导体结构的性能和工作寿命。
71.继续参考图7，在阻挡层130上形成第一掩膜层102，第一掩膜层102具有多个相互分立的第一开口b，在沿第一开口b的延伸方向x上，第一开口b的长度与后续形成的位线的长度一致。
72.参考图8，以第一掩膜层102为掩膜刻蚀阻挡层130、缓冲层120以及初始半导体层10，形成多个第一沟槽a，并去除第一掩膜层102。
73.本实施例中，沿垂直于基底11表面的方向z，第一沟槽a的深度为250nm～300nm。由于第一沟槽a的深度大于初始半导体层10内第一类型掺杂离子的掺杂深度，有利于保证掺杂有第一类型掺杂离子的初始半导体层10均被刻蚀，便于后续形成第一类型掺杂离子掺杂浓度高的半导体通道和位线。
74.参考图9，在第一沟槽a中形成第四介质层143。
75.本实施例中，可采用以下工艺步骤形成第四介质层143：进行沉积工艺，形成覆盖阻挡层130顶面以及填充满第一沟槽a的第四介质膜；对第四介质膜进行化学机械平坦化处理至露出阻挡层130顶面，剩余第四介质膜作为第四介质层143。其中，第四介质膜的材料包括氧化硅。
76.进一步地，在第四介质层143和剩余阻挡层130共同构成的顶面上形成第二掩膜层112，第二掩膜层112具有多个相互分立的第二开口c，在沿第二开口c的延伸方向y上，第二开口c的长度与后续形成的字线的长度一致。
77.本实施例中，结合参考图7和图9，第一开口b的延伸方向x垂直于第二开口c的延伸方向y，使得最终形成的半导体通道105呈现4f2的排布方式，有利于进一步提高半导体结构的集成密度。在其他实施例中，第一开口的延伸方向与第二开口的延伸方向相交，两者之间的夹角可以不为90
°
。
78.进一步地，第一开口b沿方向y上的开口宽度与第二开口c沿方向x上的开口宽度的比值为2～1，以保证后续能形成露出环绕沟道区ii侧壁的初始第一介质层的通孔，从而有利于后续自对准形成字线。在一些例子中，第一开口b沿方向y上的开口宽度等于第二开口c沿方向x上的开口宽度，且相邻第一开口b之间的间距等于相邻第二开口c之间的间距，一方面，使得后续形成的多个半导体通道排列规整，进一步提高半导体结构的集成密度；另一方面，可以采用同一掩膜版形成第一掩膜层102和形成第二掩膜层112，有利于降低半导体结构的制备成本。
79.本实施例中，形成第一掩膜层102和形成第二掩膜层112的方法均包括自对准多重曝光技术(saqp，self-aligned quadruple patterning)或者自对准多重成像技术(sadp，self-aligned double patterning)。
80.参考图10，以第二掩膜层112为掩膜刻蚀初始半导体层10(参考图7)和第四介质层143，形成多个第二沟槽d、初始位线124和半导体通道105，且在垂直于基底11表面的方向z上，第二沟槽d的深度小于第一沟槽a的深度，有利于在形成初始位线124的同时，在初始位线124远离基底11的一侧形成多个相互分立的半导体通道105，且初始位线124与半导体通道105的第一掺杂区i相接触；去除第二掩膜层112。
81.在一些例子中，第二沟槽d的深度为100nm～150nm，由于初始半导体层10内第一类型掺杂离子的掺杂深度为150nm～250nm，有利于使得大部分或者全部掺杂有第一类型掺杂离子的初始半导体层10经过两次刻蚀转变为半导体通道105。
82.此外，衬底110的材料为硅，第四介质层143的材料为氧化硅，在以第二掩膜层112为掩膜刻蚀初始半导体层10和第四介质层143的步骤中，刻蚀工艺对氧化硅的刻蚀速率大于对硅的刻蚀速率，因而初始位线124的部分侧壁会暴露出来。
83.为了实现相邻初始位线124和相邻半导体通道105之间的电绝缘，以第二掩膜层112为掩膜刻蚀初始半导体层10和第四介质层143之后，剩余第四介质层143还位于相邻初始位线124的间隔中，以及位于相邻半导体通道105的间隔中。
84.本实施例中，形成半导体通道105垂直于初始位线124远离基底11顶面的gaa晶体管，可以构成3d堆叠的半导体结构，有利于在不对gaa晶体管的电学性能造成不利影响的前提下，设计尺寸特征更小的gaa晶体管，以提高半导体结构的集成密度。
85.此外，利用第一掩膜层102和第二掩膜层112，通过两次刻蚀工艺同时形成初始位线124和半导体通道105，一方面，有利于通过调控第一开口b和第二开口c的尺寸调控半导体通道105的尺寸，形成尺寸精度较高的半导体通道105；另一方面，初始位线124和半导体通道105均是通过刻蚀初始半导体层10形成的，即初始位线124和半导体通道105利用同一膜层结构形成，使得初始位线124和半导体通道105为一体结构，从而改善初始位线124和半导体通道105之间的界面态缺陷，改善半导体结构的性能。
86.参考图11至图34，形成覆盖第一掺杂区i侧壁表面的第一隔离层113，且同一初始位线124上相邻第一掺杂区i侧壁的第一隔离层113之间具有第一间隔，且第一间隔露出初
始位线124；形成第二隔离层163，第二隔离层163位于第一间隔中，且第二隔离层163远离基底11的顶面不低于第二掺杂区iii远离基底11的顶面，第二隔离层163与沟道区ii之间具有第二间隔；形成覆盖第二掺杂区iii侧壁表面的第三隔离层173，第三隔离层173与第二隔离层163相接触，且位于相邻初始位线124上的相邻第二掺杂区iii侧壁的第二隔离层163之间具有第三间隔，第二间隔和第三间隔相连通。
87.其中，图12为图11所示结构沿第一截面方向aa1的剖面示意图，图13为图11所示结构沿第二截面方向bb1的剖面示意图。需要说明的是，后续将根据表述需要设置沿第一截面方向aa1的剖面示意图以及沿第二截面方向bb1的剖面示意图中的一者或者两者，当仅参考一个附图时，附图为沿第一截面方向aa1的剖面示意图；当同时参考两个附图时，附图首先为沿第一截面方向aa1的剖面示意图，其次为沿第二截面方向bb1的剖面示意图。
88.在一些实施例中，结合参考图1和参考图11至图33，形成第一隔离层113、第二隔离层163、第三隔离层173、绝缘层106、字线107以及隔离层103包括如下步骤：
89.参考图11，形成初始第一隔离层113a，初始第一隔离层113a环绕半导体通道105侧壁，且位于同一初始位线124上相邻半导体通道105侧壁的初始第一隔离层113a之间具有第四间隔e。
90.形成初始第一隔离层113a的步骤可以为：形成第一隔离膜，第一隔离膜保形覆盖第二沟槽d(参考图10)的侧壁和底部，且还位于阻挡层130和第四介质层143的顶面；对第一隔离膜进行无掩膜干法刻蚀工艺，直至露出阻挡层130，利用相同的刻蚀时间内，刻蚀工艺刻蚀第一隔离膜不同区域的厚度相同，形成第五介质层153。
91.结合参考图11至图13，第五介质层153位于第二沟槽d(参考图10)的侧壁，第四介质层143位于相邻半导体通道105的间隔中，第四介质层143和第五介质层153共同组成初始第一隔离层113a，且位于第二沟槽d侧壁的第五介质层153之间具有第四间隔e。
92.其中，第四介质层143的材料与第五介质层153的材料相同，便于后续通过刻蚀工艺一同去除与沟道区ii侧壁对应的第四介质层143和第五介质层153，从而在沟道区ii侧壁和后续形成的第二隔离层之间形成空隙，从而有利于后续形成制备字线的间隙。进一步地，第四介质层143的材料与第五介质层153的材料均为氧化硅。
93.在其他实施例中，第四介质层的材料和第五介质层的材料也可以不同，只需满足第四介质层的材料和第五介质层的材料为绝缘效果良好的材料即可，然后可以分步去除与沟道区侧壁对应的第四介质层和第五介质层。
94.参考图14，形成第二隔离层163，第二隔离层163填充满第四间隔e(参考图13)，且第二隔离层163的材料和初始第一隔离层113a的材料不同。其中，第二隔离层163的材料包括氮化硅。
95.参考图15，刻蚀部分初始第一隔离层113a至露出第二掺杂区iii侧壁。
96.参考图16至图19，其中，图17为图16的俯视示意图，图18为沿第三截面方向cc1的剖面示意图，图19为沿第二截面方向bb1的剖面示意图。
97.形成第三隔离层173，第三隔离层173环绕第二掺杂区iii侧壁和位于第二隔离层163侧壁，位于第二掺杂区iii侧壁的第三隔离层173和位于第二隔离层163侧壁的第三隔离层173共同围成通孔f，通孔f底部露出初始第一隔离层113a，且第三隔离层173的材料和初始第一隔离层113a的材料不同。
98.进一步地，参考图18和图19，第三隔离层173在环绕第二掺杂区iii侧壁的同时，覆盖第五介质层153顶面和部分第四介质层143顶面，通孔f露出的是第四介质层143的部分顶面。
99.本实施例中，可采用以下工艺步骤形成第三隔离层173：进行沉积工艺，形成保形覆盖由半导体通道105、初始第一隔离层113a以及第二隔离层163共同构成的表面的第三隔离膜；对第三隔离膜进行无掩膜干法刻蚀工艺，直至露出第二掺杂区iii顶面，利用相同的刻蚀时间内，刻蚀工艺刻蚀第三隔离膜不同区域的厚度相同，形成露出第二隔离层163的第三隔离层173。其中，第三隔离层173的材料包括氮化硅。
100.此外，在前述的第一掩膜层102和第二掩膜层112中，第一开口b沿方向y上的开口宽度与第二开口c沿方向x上的开口宽度的比值为2～1，在形成第三隔离层173时，有利于保证第三隔离层173填充满同一初始位线124上相邻半导体通道105之间的间隔的同时，不会将相邻初始位线124上相邻半导体通道105之间的间隙填满，从而保证形成露出第四介质层143的部分顶面的通孔f，便于后续利用通孔f去除部分初始第一隔离层113a。
101.结合参考图20至图22，去除通孔f露出的位于沟道区ii侧壁的初始第一隔离层113a，剩余初始第一隔离层113a(参考图18)作为第一隔离层113。
102.由于通孔f露出初始第一隔离层113a的部分顶面，初始第一隔离层113a的材料与第二隔离层163和第三隔离层173的材料均不相同，则可以向通孔f中注入刻蚀液，通过湿法刻蚀工艺去除位于沟道区ii侧壁的初始第一隔离层113a，保留位于第一掺杂区i侧壁的初始第一隔离层113a作为第一隔离层113。
103.此外，第二隔离层163和第三隔离层173共同组成支撑骨架，支撑骨架与第二掺杂区iii相接触连接，且部分支撑骨架嵌入第一隔离层113中。在进行湿法刻蚀工艺的步骤中，一方面，支撑骨架有对半导体通道105起支撑固定的作用，当刻蚀液流动时产生对半导体通道105的挤压力，有利于避免半导体通道105受挤压发生倾斜或者偏移，以提高半导体结构的稳定性；另一方面，支撑骨架包裹着第二掺杂区iii侧壁，有利于避免刻蚀液对第二掺杂区iii造成损伤。
104.去除位于沟道区ii侧壁的初始第一隔离层113a之后，沟道区ii与第二隔离层163之间形成第二间隙g，通孔f和第二间隙g共同组成洞穴结构h。
105.本实施例中，参考图23和图24，在沟道区ii的侧壁表面形成保护层119，且保护层119覆盖沟道区ii侧壁表面。
106.以半导体通道105的材料为硅为例，对露出的沟道区ii侧壁进行热氧化处理，以形成保护层119，且保护层119覆盖剩余沟道区ii的侧壁表面，保护层119和第二隔离层163之间具有第五间隔i。具体地，在垂直于沟道区ii侧壁的方向上，保护层119的厚度为1nm～2nm。在其他实施例中，保护层也可以通过沉积工艺形成。
107.一方面，后续形成牺牲层时，保护层119用于隔离牺牲层和沟道区ii，以避免形成牺牲层时对沟道区ii造成污染；另一方面，后续去除牺牲层和保护层119时，保护层119起到刻蚀缓冲的作用，避免沟道区ii侧壁被过刻蚀。
108.热氧化处理的过程中，第二掺杂区iii的顶面也暴露在外，则第二掺杂区iii靠近顶面的部分区域和沟道区ii侧壁均被转化为保护层119。
109.参考图25和图26，在保护层119远离沟道区ii的侧壁形成掺杂有第二类型掺杂离
子的牺牲层129，且牺牲层129至少覆盖沟道区ii的侧壁。
110.本实施例中，可以采用沉积工艺，形成填充满通孔f和第五间隔i的牺牲层129，即牺牲层129填充满相邻保护层119的间隔中，且位于相邻第二掺杂区iii的间隔中，如此形成的牺牲层129体积较大，后续进行退火工艺时，有利于提供较多的第二类型掺杂离子，使得更多的第二类型掺杂离子扩散进沟道区ii中，以降低沟道区ii中的多数载流子浓度。
111.其中，牺牲层129的材料包括多晶硅，由于多晶硅中的杂质较多，在形成多晶硅时，沟道区ii和牺牲层129之间具有保护层119有利于避免沟道区ii被杂质污染。第二类型掺杂离子可以为硼离子。
112.具体地，第二类型掺杂离子在牺牲层129中的掺杂浓度为4
×
10
20
atom/cm3～9
×
10
20
atom/cm3。在一些实施例中，第二类型掺杂离子在牺牲层129中的掺杂浓度为1
×
10
21
atom/cm3，有利于保证后续经过退火工艺之后，沟道区ii中第一类型掺杂离子的有效掺杂浓度范围为8
×
10
18
atom/cm3～2
×
10
19
atom/cm3。
113.在其他实施例中，可以不在沟道区侧壁形成保护层，直接在沟道区的侧壁表面形成掺杂有第二类型掺杂离子的牺牲层，
114.采用退火工艺，使第二类型掺杂离子扩散至沟道区ii中，以降低沟道区ii中的多数载流子浓度。由于前述工艺中在第一掺杂区i、沟道区ii和第二掺杂区iii中均掺杂有第一类型掺杂离子，当第二类型掺杂离子向沟道区ii中扩散时，会使得第一类型掺杂离子在沟道区ii中的有效掺杂浓度低于在第一掺杂区i中的有效掺杂浓度，且低于在第二掺杂区iii中的有效掺杂浓度，从而使得沟道区ii中的多数载流子浓度低于第一掺杂区i中多数载流子的浓度，且还低于第二掺杂区iii中多数载流子的浓度，有利于在提高沟道区ii的导通/关断比例的同时，降低由第一掺杂区i、沟道区ii和第二掺杂区iii构成的晶体管的阈值电压和提高该晶体管的饱和电流。
115.具体地，在退火工艺的步骤中，第二类型掺杂离子的扩散方向为由沟道区ii指向第一掺杂区i或者由沟道区ii指向第二掺杂区iii。如此，第一掺杂区i与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度会降低，第二掺杂区iii与沟道区ii相接触的部分区域中第一类型掺杂离子的有效掺杂浓度会降低，有利于使得半导体结构较少地受到碰撞电离的影响以及降低gidl。
116.此外，由于第二掺杂区iii的侧壁被第三隔离层173保护着，第二掺杂区iii顶面被保护层119保护着，因而不必对牺牲层129进行刻蚀，直接进行退火工艺，就可以达到针对沟道区ii进行第二类型掺杂离子扩散的目的，有利于简化半导体结构的制作步骤。
117.参考图27和图28，去除牺牲层129和保护层119，以露出沟道区ii侧壁，再次形成通孔f和体积更大的第二间隔k，且使得沟道区ii在基底11上的正投影小于第二掺杂区iii在基底11上的正投影，且小于第一掺杂区i在基底11上的正投影。本实施例中，由于牺牲层129的材料为多晶硅，沟道区ii的材料为硅，同一刻蚀工艺对牺牲层129和沟道区ii的刻蚀速率差别较小，则在去除牺牲层129时，保护层119可以作为刻蚀阻挡层，防止沟道区ii受到刻蚀损伤。
118.参考图29至图31，形成覆盖沟道区ii侧壁表面的绝缘层106；形成覆盖绝缘层106远离沟道区ii的侧壁表面的字线107，且字线107和绝缘层106共同填充满第二间隔k(参考图28)。
119.本实施例中，对露出的沟道区ii侧壁进行热氧化处理，以形成绝缘层106，进一步使得沟道区ii在基底11上的正投影小于第二掺杂区iii在基底11上的正投影，且小于第一掺杂区i在基底11上的正投影，有利于在不采用刻蚀工艺的前提下，形成在垂直于方向z的截面中，截面面积更加小的沟道区ii，有利于提高字线107对沟道区ii的控制能力，从而更容易控制gaa晶体管的导通或者关断。其中，绝缘层106的材料为氧化硅。在其他实施例中，也可以通过沉积工艺形成覆盖沟道区侧壁表面的绝缘层。
120.形成字线107的步骤包括：形成初始字线，初始字线填充满第二间隔k和通孔f；去除位于通孔f中的初始字线，剩余初始字线作为字线107。其中，可通过沉积工艺形成初始字线，初始字线的材料包括多晶硅、氮化钛、氮化钽、铜或者钨中的至少一种。
121.初始字线自对准地填充满第二间隔k和通孔f，去除位于通孔f中的初始字线之后，有利于自对准地形成尺寸精确的字线107，无需通过刻蚀工艺来设计字线107的尺寸，有利于简化字线107的形成步骤，且通过调控第二间隔k的尺寸，即可获得小尺寸的字线107。
122.参考图32，形成字线107之后，还形成第四隔离层183，第四隔离层183填充满通孔f(参考图30)。
123.本实施例中，第四隔离层183与第二隔离层163和第三隔离层173的的材料相同，均包括氮化硅。在其他实施例中，也可以对第三隔离膜进行化学机械平坦化处理至露出第二掺杂区顶面，即同步去除位于第二掺杂区顶面的绝缘层，剩余第三隔离膜作为第三隔离层。
124.继续参考图32，去除位于第二掺杂区iii顶面的绝缘层106(参考图29)，采用外延生长工艺，在第二掺杂区iii顶面形成初始过渡层128，且初始过渡层128在基底11上的正投影覆盖第二掺杂区iii在基底11上的正投影。
125.此外，在外延生长的工艺步骤中，在初始过渡层128中还掺杂有第一类型掺杂离子，且第一类型掺杂离子在初始过渡层128中的掺杂浓度大于在第二掺杂区iii中的掺杂浓度，则初始过渡层128的电阻小于第二掺杂区iii的电阻。
126.一方面，采用外延生长工艺有利于提升第二掺杂区iii和初始过渡层128之间的连续性，减少因晶格特性不同或者晶格错位导致的接触缺陷，减小因接触缺陷导致的接触电阻，提升载流子的传输能力和移动速度，进而提高第二掺杂区iii和初始过渡层128之间的导电性能，以及降低半导体结构运行过程中的发热；另一方面，采用外延生长工艺有利于增大初始过渡层128在基底11上的正投影，有利于使得初始过渡层128在基底11上的正投影面积大于第二掺杂区iii在基底11上的正投影面积，后续可以作为掩膜，避免形成环绕第二掺杂区iii侧壁的第二介质层被刻蚀至露出第二掺杂区iii，以保证后续形成的第二介质层对第二掺杂区iii良好的保护效果。
127.结合参考图32和图33，以初始过渡层128为掩膜，刻蚀第二隔离层163、第三隔离层173以及第四隔离层183，以露出第二掺杂区iii侧壁，剩余第二隔离层163顶面不高于字线107顶面。其中，初始过渡层128在基底11上的正投影覆盖第二掺杂区iii在基底11上的正投影，有利于避免半导体通道105在该步骤中受到刻蚀损伤。
128.进一步地，形成保形覆盖初始过渡层128表面、第二掺杂区iii侧壁、字线107顶面以及第二隔离层163顶面的第二介质膜；对第二介质膜进行化学机械平坦化处理至露出初始过渡层128表面，以初始过渡层128为掩膜刻蚀剩余的第二介质层膜，由于初始过渡层128在基底11上的正投影面积大于第二掺杂区iii在基底11上的正投影面积，有利于在去除位
于初始过渡层128表面、第二隔离层163顶面以及部分字线107顶面的第二介质膜的同时，避免与初始过渡层128在基底11上的正投影正对的第二介质膜被刻蚀，从而形成环绕第二掺杂区iii侧壁的第二介质层123，以保证第二介质层123对第二掺杂区iii良好的保护效果。其中，可以采用沉积工艺形成第二介质膜。
129.进一步地，去除剩余的第二隔离层163，以露出初始位线124顶面。
130.在其他实施例中，以初始过渡层为掩膜，刻蚀第二隔离层、第三隔离层以及第四隔离层，以露出初始位线以及露出第二掺杂区侧壁；然后对露出的第二掺杂区侧壁进行热氧化处理，以形成第二介质层。
131.结合参考图33和图1至图5，对暴露出的初始位线124和初始过渡层128进行金属化处理，以形成位线104，位线104的材料包括金属半导体化合物114。
132.具体地，在初始过渡层128表面和初始位线124顶面形成金属层，金属层为形成位线104提供金属元素；金属层还位于第二介质层123、字线107以及第一隔离层113暴露出的表面。其中，金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
133.进行退火处理，以将部分厚度的初始过渡层128转化为金属接触层108，将部分厚度的初始位线124转化为位线104。在形成位线104之后，去除剩余的金属层。
134.在一些实施例中，在退火处理的过程中，金属层与初始过渡层128和初始位线124发生反应，部分厚度的初始过渡层128转化为金属接触层108，部分厚度的初始位线124转化为位线104。具体地，在一个例子中，参考图3，同一位线104中的多个金属半导体化合物114之间相互间隔；在又一个例子中，参考图4，，同一位线104中的多个金属半导体化合物114之间相互连通。
135.在其他实施例中，全部厚度的初始过渡层可以转化为金属接触层，全部厚度的初始位线可以转化为位线。
136.在其他实施例中，在第二掺杂区顶面没有形成初始过渡层时，先不去除位于第二掺杂区顶面的绝缘层，后续仅对初始位线进行金属化处理，形成位线之后，再去除位于第二掺杂区顶面的绝缘层。或者，在第二掺杂区顶面没有形成初始过渡层时，去除位于第二掺杂区顶面的绝缘层和露出第二掺杂区侧壁之后，再形成保形覆盖第二掺杂区顶面和侧壁、字线顶面以及第二隔离层顶面的第二介质膜，然后对第二介质膜进行垂直刻蚀，以去除位于第二掺杂区顶面、第二隔离层顶面以及部分字线顶面的第二介质膜，并保留位于第二掺杂区侧壁的第二介质膜作为第二介质层。
137.继续参考图33和图1至图5，形成第三介质层133，第三介质层133填充相邻第一隔离层113之间的第一间隔、相邻在字线107之间的第二空隙以及相邻第二介质层123之间的第三空隙，用于实现相邻半导体通道105以及相邻字线107之间的电绝缘。在一些例子中，参考图6，在形成第三介质层133时，位于第二空隙中的第三介质层133中还可以具有第四空隙109。
138.本实施例中，第二介质层123、第三介质层133、第四介质层143和第五介质层153共同构成隔离层103。
139.在又一些例子中，结合参考图11至图1和图34至图36，形成第一隔离层113、绝缘层106、字线107以及第三介质层133包括如下步骤：
140.参考图11至图14，形成初始第一隔离层113a，初始第一隔离层113a环绕半导体通
道105侧壁，且位于同一初始位线124上相邻半导体通道105侧壁的初始第一隔离层113a之间具有第四间隔e；形成第二隔离层163，第二隔离层163填充满第四间隔e，且第二隔离层163的材料和初始第一隔离层113a的材料不同。
141.具体地，形成初始第一隔离层113a和第二隔离层163的步骤与上述例子相同，在此不做赘述。
142.参考图34，刻蚀部分初始第一隔离层113a(参考图14)至露出第二掺杂区iii侧壁和沟道区ii侧壁，剩余初始第一隔离层113a作为第一隔离层113。
143.进一步地，形成覆盖第二掺杂区iii侧壁和沟道区ii侧壁的保护层119，且保护层119和第二隔离层163之间具有第六间隔m。
144.以半导体通道105的材料为硅为例，对露出的第二掺杂区iii侧壁和沟道区ii侧壁进行热氧化处理，以形成保护层119，且保护层119覆盖剩余第二掺杂区iii侧壁表面和剩余沟道区ii的侧壁表面。具体地，在垂直于方向z的方向上，保护层119的厚度为1nm～2nm。在其他实施例中，保护层也可以通过沉积工艺形成。
145.一方面，后续形成牺牲层时，保护层119用于隔离牺牲层和沟道区ii，以避免形成牺牲层时对沟道区ii造成污染；另一方面，后续去除牺牲层和保护层119时，保护层119起到刻蚀缓冲的作用，避免沟道区ii侧壁被过刻蚀。
146.热氧化处理的过程中，第二掺杂区iii的顶面也暴露在外，则第二掺杂区iii靠近顶面的部分区域也被转化为保护层119。
147.参考图35，在保护层119远离沟道区ii的侧壁形成掺杂有第二类型掺杂离子的牺牲层129，且牺牲层129仅仅覆盖沟道区ii的侧壁。形成牺牲层129的步骤可以包括：采用沉积工艺，形成填充满第六间隔m的初始牺牲层；对初始牺牲层进行回刻蚀处理，以去除部分初始牺牲层至初始牺牲层仅仅位于沟道区ii的侧壁。如此，能避免后续进行退火工艺时，第二类型掺杂离子通过环绕第二掺杂区iii侧壁的保护层119扩散进第二掺杂区iii中。
148.采用退火工艺，使第二类型掺杂离子扩散至沟道区ii中，以降低沟道区ii中的多数载流子浓度。
149.结合参考图35和图36，去除保护层119和牺牲层129，以露出第二掺杂区iii侧壁和沟道区ii侧壁；形成覆盖第二掺杂区iii侧壁和沟道区ii侧壁的初始绝缘层116，且初始绝缘层116和第二隔离层163之间具有空隙，沟道区ii侧壁的初始绝缘层116为绝缘层106，覆盖第二掺杂区iii侧壁的保护层116为第二介质层123。其中，形成初始绝缘层116的方法包括热氧化工艺或者沉积工艺。
150.本实施例中，在后续的工艺步骤中去除位于剩余第二掺杂区iii顶面的初始绝缘层116。在其他实施例中，可以在热氧化处理之后，就去除位于剩余第二掺杂区顶面的初始绝缘层，仅保留覆盖剩余沟道区以及剩余第二掺杂区的侧壁表面的初始绝缘层。
151.进一步地，形成字线107，字线107仅环绕位于沟道区ii侧壁的绝缘层106侧壁。形成字线107的步骤与上述例子相同，在此不做赘述。
152.在形成字线107之后，形成第四隔离层、形成初始过渡层、对初始过渡层和初始位线进行金属化处理以形成金属接触层和位线、形成第三介质层的步骤与上述例子相同，在此不做赘述。
153.进一步地，在金属接触层108和第三介质层133共同构成的表面形成电容结构(图
中未示出)。在其他实施例中，还可以不形成金属接触层，在去除位于第二掺杂区顶面的绝缘层之后，直接在第二掺杂区和第三介质层共同构成的表面形成电容结构。
154.综上所述，通过形成特定形状的空洞结构；采用热氧化工艺和退火工艺，将第二类型掺杂离子扩散进已经掺杂有第一类型掺杂离子的沟道区ii中，使得第一类型掺杂离子在沟道区ii中的有效掺杂浓度低于在第一掺杂区i中的有效掺杂浓度，且低于在第二掺杂区iii中的有效掺杂浓度，从而使得沟道区ii的多数载流子浓度较低的同时，保证第一掺杂区i和第二掺杂区iii的多数载流子浓度较高，以在提高沟道区ii的导通/关断比例的同时，降低由第一掺杂区i、沟道区ii和第二掺杂区iii构成的晶体管的阈值电压和提高该晶体管的饱和电流，从而提高半导体结构的电学性能。
155.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。