半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.但是，对于动态随机存储器等半导体结构中的pmos而言，随着集成电路特征尺寸的缩小，栅电场增加，pmos器件的工作温度升高，器件参数(例如阈值电压、跨导和驱动电流)等会产生退化，导致负偏压温度不稳定(negative-bias temperature instability，nbti)效应的出现。nbti效应会严重影响半导体结构的使用寿命以及性能可靠性。
4.因此，如何降低nbti效应的影响，提高半导体结构的使用寿命和性能可靠性，是当前亟待解决的技术问题。


技术实现要素：

5.本技术提供一种半导体结构及其形成方法，用于解决半导体结构中的pmos器件易出现nbti效应的问题，以提高半导体结构的使用寿命和性能可靠性。
6.根据一些实施例，本技术提供了一种半导体结构的形成方法，包括如下步骤：
7.提供衬底，所述衬底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域；
8.形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面；
9.注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层；
10.减薄所述第一初始栅介质层和所述第二初始栅介质层，形成第一栅介质层和所述第二栅介质层，所述第一栅介质层的厚度大于所述第二栅介质层的厚度。
11.在一些实施例中，形成第一初始栅介质层于所述第一区域表面、并形成第二初始栅介质层于所述第二区域表面的具体步骤包括：
12.形成第一介质层于所述第一区域表面；
13.形成第二介质层于所述第一介质层和所述第二区域表面，所述第一介质层和位于所述第一介质层表面的所述第二介质层共同作为第一初始栅介质层，位于所述第二区域表面的所述第二介质层作为第二初始栅介质层。
14.在一些实施例中，形成第一介质层于所述第一区域表面的具体步骤包括：
15.沉积第一介质材料于所述第一区域和所述第二区域表面，形成覆盖所述第一区域和所述第二区域的所述第一介质层；
16.去除覆盖于所述第二区域表面的所述第一介质层。
17.在一些实施例中，去除覆盖于所述第二区域表面的所述第一介质层的具体步骤包括：
18.于所述衬底上形成阻挡层，所述阻挡层覆盖位于所述第一区域表面的所述第一介质层；
19.去除覆盖于所述第二区域表面的所述第一介质层；
20.去除所述阻挡层。
21.在一些实施例中，所述第一介质层的材料与所述第二介质层的材料相同。
22.在一些实施例中，所述第一介质层和所述第二介质层的材料均为氧化物材料。
23.在一些实施例中，所述第一介质层的厚度大于所述第二介质层的厚度。
24.在一些实施例中，注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
25.采用远距离等离子体渗氮工艺注入氮元素至所述第一初始栅介质层和所述第二初始栅介质层。
26.在一些实施例中，减薄所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
27.采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层，形成具有第一厚度的第一栅介质层和具有第二厚度的第二栅介质层。
28.在一些实施例中，采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层的具体步骤包括：
29.采用湿法刻蚀工艺去除所述第一初始栅介质层中的部分所述第二介质层、以及部分所述第二初始栅介质层。
30.在一些实施例中，所述第一栅介质层与所述衬底接触的表面不具有所述掺杂元素；
31.所述第二栅介质层与所述衬底接触的表面不具有所述掺杂元素。
32.在一些实施例中，形成第一栅介质层和所述第二栅介质层之后，还包括如下步骤：
33.形成第一栅极于所述第一栅介质层表面、并形成第二栅极于所述第二栅介质层表面。
34.在一些实施例中，形成第一栅极于所述第一栅介质层表面、并形成第二栅极于所述第二栅介质层表面的具体步骤包括：
35.沉积导电材料于所述第一栅介质层表面和所述第二栅介质层表面，同时形成所述第一栅极和所述第二栅极。
36.在一些实施例中，所述第一晶体管和所述第二晶体管均为pmos晶体管。
37.根据一些实施例，本技术还提供了一种半导体结构，采用如上述任一项所述的半导体结构的形成方法形成。
38.本技术一些实施例中提供的半导体结构及其形成方法，通过增大第一初始栅介质层和第二初始栅介质层的厚度，在掺杂元素注入第一初始栅介质层和所述第二初始栅介质层之后，再减薄所述第一初始栅介质层和所述第二初始栅介质层，从而确保注入的所述掺杂元素集中于所述第一栅介质层的表面和所述第二栅介质层的表面，有效降低了所述第一
栅介质层底面和所述第二栅介质层底面的掺杂元素浓度，改善了第一晶体管和第二晶体管的nbti效应，提高了半导体结构的使用寿命和性能可靠性。
附图说明
39.附图1是本发明具体实施方式中半导体结构的形成方法流程图；
40.附图2a-2i是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
41.下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
42.本具体实施方式提供了一种半导体结构的形成方法，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2a-2i是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。如图1、图2a-图2i所示，所述半导体结构的形成方法，包括如下步骤：
43.步骤s11，提供衬底，所述衬底包括用于形成第一晶体管的第一区域21和用于形成第二晶体管的第二区域22，如图2a所示。
44.具体来说，所述衬底可以是但不限于硅衬底，本具体实施方式以所述衬底为硅衬底为例进行说明。在其他示例中，所述衬底可以为氮化镓、砷化镓、碳化镓、碳化硅或soi等半导体衬底。所述衬底中具有所述第一区域21和所述第二区域22，所述第一区域21通过浅沟槽隔离结构23与周围的器件区域隔离，所述第二区域22也通过所述浅沟槽隔离结构23与周围的器件区域隔离。所述浅沟槽隔离结构23的材料可以是但不限于氧化物材料。所述第一区域21与所述第二区域22可以相邻，也可以间隔若干个器件区域。所述第一晶体管与所述第二晶体管可以是具有不同阈值电压的晶体管，例如所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。
45.在一些实施例中，所述第一晶体管和所述第二晶体管均为pmos晶体管。
46.步骤s12，形成第一初始栅介质层于所述第一区域21表面、并形成第二初始栅介质层于所述第二区域22表面，如图2f所示。
47.在一些实施例中，形成第一初始栅介质层于所述第一区域21表面、并形成第二初始栅介质层于所述第二区域22表面的具体步骤包括：
48.形成第一介质层24于所述第一区域21表面；
49.形成第二介质层26于所述第一介质层24和所述第二区域22表面，所述第一介质层24和位于所述第一介质层24表面的所述第二介质26层共同作为第一初始栅介质层，位于所述第二区域22表面的所述第二介质层26作为第二初始栅介质层。
50.在一些实施例中，形成第一介质层24于所述第一区域21表面的具体步骤包括：
51.沉积第一介质材料于所述第一区域21和所述第二区域22表面，形成覆盖所述第一区域21和所述第二区域22的所述第一介质层24，如图2b所示；
52.去除覆盖于所述第二区域22表面的所述第一介质层24，如图2e所示。
53.在一些实施例中，去除覆盖于所述第二区域22表面的所述第一介质层24的具体步
骤包括：
54.于所述衬底上形成阻挡层25，所述阻挡层25覆盖位于所述第一区域21表面的所述第一介质层24，如图2c所示；
55.去除覆盖于所述第二区域22表面的所述第一介质层24，如图2d所示；
56.去除所述阻挡层25，如图2e所示。
57.具体来说，在对所述衬底的所述第一区域21表面和所述第二区域22表面进行清洗之后，可以采用化学气相沉积、物理气相沉积、原子层沉积或者原位水汽生长(issg)工艺于所述第一区域21表面和所述第二区域22表面形成所述第一介质层24，如图2b所示。所述第一介质层24的材料可以是但不限于氧化物材料，例如二氧化硅。为了便于后续形成的第一栅介质层的厚度能够达到第一预设厚度，从而确保最终形成的所述第一晶体管的电性能不受影响，可以适当增大所述第一介质层24的厚度，所述第一介质层24的具体厚度可以根据实际需要进行调节，例如根据所需要形成的第一栅介质层的厚度以及所采用的具体沉积工艺类型。
58.之后，沉积光阻材料于所述第一区域21的所述第一介质层24之上，形成所述阻挡层25，使得位于所述第二区域22上的所述第一介质层24暴露，如图2c所示。接着，可以采用干法刻蚀工艺或者湿法刻蚀工艺，去除位于所述第二区域22上的所述第一介质层24，使得所述衬底的所述第二区域22的表面暴露，如图2d所示。去除所述阻挡层25之后，得到如图2e所示的结构。
59.之后，可以采用化学气相沉积、物理气相沉积、或者原子层沉积工艺，沉积所述第二介质层26于所述第二区域22的表面和残留的所述第一介质层24表面，得到如图2f所示的结构。为了便于后续形成的第二栅介质层的厚度能够达到第二预设厚度，从而确保最终形成的所述第二晶体管的电性能不受影响，可以适当增大所述第二介质层26的厚度，所述第二介质层26的具体厚度可以根据实际需要进行调节，例如根据所需要形成的第二栅介质层的厚度以及所采用的具体沉积工艺类型。
60.在其他实施例中，本领域技术人员也可以根据实际需要直接仅在所述第一区域21表面沉积所述第一介质层24，从而进一步简化所述半导体结构的形成工艺。
61.本具体实施方式是以在所述第二区域22的表面和残留的所述第一介质层24表面同时沉积所述第二介质层26为例进行说明。在其他实施例中，本领域技术人员还可以根据实际需要仅在所述第二区域22的表面沉积形成所述第二介质层26，此时，需要相应增大所述第一介质层24的厚度。
62.在一些实施例中，所述第一介质层24的材料与所述第二介质层26的材料相同。
63.在一些实施例中，所述第一介质层24和所述第二介质层26的材料均为氧化物材料，例如二氧化硅。
64.在其他实施例中，所述第一介质层24的材料也可以与所述第二介质层26的材料不同。
65.为了形成具有不同阈值电压的所述第一晶体管和所述第二晶体管，在一些实施例中，所述第一介质层24的厚度大于所述第二介质层26的厚度。
66.步骤s13，注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层。
67.具体来说，所述掺杂元素的注入能够减小后续形成的第一栅极和第二栅极的漏电
问题，并能够有效阻挡所述第一栅极和所述第二栅极中的导电粒子向所述衬底中扩散。所述掺杂元素可以是但不限于氮元素。
68.当所述掺杂元素为氮元素时，在一些实施例中，注入掺杂元素至所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
69.采用远距离等离子体渗氮(rpn)工艺注入氮元素至所述第一初始栅介质层和所述第二初始栅介质层。
70.具体来说，在形成如图2f所示的结构之后，可以采用远距离等离子体渗氮工艺自所述第一初始栅介质层的顶面(即所述第一初始栅介质层背离所述衬底的表面)和所述第二初始栅介质层的顶面(即所述第二初始栅介质层背离所述衬底的表面)注入氮元素，即注入氮元素至所述第一区域21上的所述第一介质层24和所述第二介质层26中、并注入氮元素至所述第二区域22上的所述第二介质层26中，得到如图2g所示的结构。
71.步骤s14，减薄所述第一初始栅介质层和所述第二初始栅介质层，形成第一栅介质层27和所述第二栅介质层28，所述第一栅介质层27的厚度大于所述第二栅介质层28的厚度，如图2h所示。
72.具体来说，通过增大掺杂前形成的所述第一初始栅介质层和所述第二初始栅介质层的厚度，在所述掺杂元素注入深度和/或注入量不变的条件下，能够减小所述第一初始栅介质层底面(即所述第一初始栅介质层与所述衬底接触的表面)和所述第二初始栅介质层底面(即所述第二初始栅介质层与所述衬底接触的表面)的所述掺杂元素的浓度，从而降低nbti效应。同时，减薄所述第一初始栅介质层和所述第二初始栅介质层，能够使得所述第一栅介质层27达到第一预设厚度、所述第二栅介质层28的厚度达到第二预设厚度，即不会造成所述第一栅介质层27和所述第二栅介质层28厚度的增加。
73.在一些实施例中，减薄所述第一初始栅介质层和所述第二初始栅介质层的具体步骤包括：
74.采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层，形成具有第一厚度的第一栅介质层27和具有第二厚度的第二栅介质层28。
75.在一些实施例中，采用湿法刻蚀工艺去除部分所述第一初始栅介质层和部分所述第二初始栅介质层的具体步骤包括：
76.采用湿法刻蚀工艺去除所述第一初始栅介质层中的部分所述第二介质层26、以及部分所述第二初始栅介质层。
77.具体来说，可以采用清洗工艺去除所述第一初始栅介质层中的部分所述第二介质层、以及部分所述第二初始栅介质层，残留于所述第一区域21表面的所述第一介质层24和所述第二介质层26共同作为所述第一栅介质层27。同时，所述清洗工艺去除所述第二区域22上方部分厚度的所述第二介质层26，残留于所述第二区域22上方的所述第二介质层26作为所述第二栅介质层28。
78.在一些实施例中，所述第一栅介质层27与所述衬底接触的表面不具有所述掺杂元素；
79.所述第二栅介质层28与所述衬底接触的表面不具有所述掺杂元素。
80.具体来说，通过调整所述第一介质层24和所述第二介质层26的厚度，可以使得最终形成的所述第一栅介质层27与所述衬底接触的表面不具有所述掺杂元素，所述第二栅介
质层28与所述衬底接触的表面不具有所述掺杂元素，从而进一步改善nbti效应的可靠性。
81.在一些实施例中，形成第一栅介质层27和所述第二栅介质层28之后，还包括如下步骤：
82.形成第一栅极29于所述第一栅介质层27表面、并形成第二栅极30于所述第二栅介质层28表面。
83.在一些实施例中，形成第一栅极29于所述第一栅介质层27表面、并形成第二栅极30于所述第二栅介质层30表面的具体步骤包括：
84.沉积导电材料于所述第一栅介质层27表面和所述第二栅介质层28表面，同时形成所述第一栅极29和所述第二栅极30。
85.其中，所述导电材料可以是但不限于掺杂的多晶硅材料。
86.根据一些实施例，本技术还提供了一种半导体结构，采用如上述任一项所述的半导体结构的形成方法形成。
87.本具体实施方式提供的半导体结构及其形成方法，通过增大第一初始栅介质层和第二初始栅介质层的厚度，在掺杂元素注入第一初始栅介质层和所述第二初始栅介质层之后，再减薄所述第一初始栅介质层和所述第二初始栅介质层，从而确保注入的所述掺杂元素集中于所述第一栅介质层的表面和所述第二栅介质层的表面，有效降低了所述第一栅介质层底面和所述第二栅介质层底面的掺杂元素浓度，改善了第一晶体管和第二晶体管的nbti效应，提高了半导体结构的使用寿命和性能可靠性。
88.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。