在基板上制作氧化硅薄膜的方法以及薄膜晶体管阵列基板的制作方法
【技术领域】
[0001] 本发明涉及显示技术领域，特别是涉及一种在基板上制作氧化硅薄膜的方法以及 薄膜晶体管阵列基板的制作方法。
【背景技术】
[0002] 液晶显示装置具有画质好、体积小、重量轻、低驱动电压、低功耗、无辐射和制造 成本相对较低的优点，目前在平板显示领域占主导地位。较早期的液晶显示装置都是采 用扭转向列模式（Twisted Nematic，TN)，其中公共电极和像素电极是分别形成在上下 两个基板上，但视角范围比较小。随着显示技术的发展，采用广视角技术架构的液晶显 示装置由于拥有更大的可视角度以及更好的色彩表现等多种优势，受到消费者的关注。 目前，可实现广视角的技术有面内切换模式（In-Plane Switch，IPS)、边缘场开关模式 (Fringe-field-Switch，FFS)等，其中像素电极和公共电极均形成在同一基板例如阵列基 板上。
[0003] 非晶硅（a-Si)是目前普遍用于制作阵列基板上薄膜晶体管（TFT)的半导体层的 材料，但非晶硅由于存在因自身缺陷而导致的电子迀移率低、稳定性差等问题，使它在显示 领域的运用受到了限制。金属氧化物半导体薄膜晶体管（metal oxide semiconductor thin film transist〇r，MOS-TFT)是指半导体沟道采用金属氧化物制备的薄膜晶体管，其中金属 氧化物半导体层材料的典型代表有IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物）。由 于金属氧化物半导体具备电子迀移率高、工艺温度低、光透过性高、稳定性好等特点，成为 目前薄膜晶体管显示领域的研宄热点之一。
[0004] 业界在制备阵列基板的过程中，需要用到等离子体增强化学气相沉积装置 (Plasma Enhanced Chemical Vapor Deposition，PECVD)在玻璃基板上沉积各种薄膜， 例如栅极绝缘层薄膜、半导体层薄膜、刻蚀阻挡层薄膜、保护层薄膜等，在玻璃基板上沉 积的薄膜需具有良好的均勾性（Uniformity)，均勾性的计算公式为U% = (max-min)/ (max+min) *100%，max代表最厚处的厚度，min代表最薄处的厚度。如果所沉积薄膜的厚度 不均匀，将严重影响TFT的性能，进而影响液晶显示装置的质量。例如，若栅极绝缘层薄膜 的均匀性良好，则在栅极绝缘层上沉积半导体层薄膜过程中，将有助于减少栅极绝缘层与 半导体层之间的界面态，提高TFT场效应迀移率和通态电流，对改善TFT电性极为重要。又 例如，若刻蚀阻挡层薄膜的均匀性良好，则在后续制作源极和漏极的刻蚀工艺中，刻蚀阻挡 层可以有效防止该刻蚀工艺对半导体层造成损伤，避免刻蚀溶液从最薄处对半导体层造成 影响，也可以使刻蚀阻挡层制得更薄。
[0005] 为了便于通入反应气体，PECVD装置中采用了扩散板（Diffuser)这一元件，用于 将反应气体均匀洒向成膜腔室内。扩散板的面积较大，在使用一段时间后，会受热下垂，对 成膜的均匀性会造成一定的影响。业界一般只针对扩散板采取加固措施，例如在扩散板上 容易产生下垂的位置处固定安装多颗螺钉，防止扩散板因重力下垂导致形变而影响成膜的 均匀性变差。然而，上述方法只是从降低扩散板形变量的角度去加以控制，但加固扩散板使 成膜的均匀性仅能达到12%，并不能得到均匀性良好的薄膜，因此对改善沉积薄膜的均匀 性还有进一步的改善空间。同时，若薄膜的均匀性不好，则其台阶覆盖率也较差（台阶覆盖 率为薄膜的台阶覆盖最薄处与充分沉积处的厚度之比），影响产品的品质。
【发明内容】
[0006] 有鉴于此，本发明目的在于提供一种在基板上制作氧化硅薄膜的方法以及薄膜晶 体管阵列基板的制作方法，以在基板上沉积得到均匀性良好的氧化硅薄膜，并提升沉积得 到薄膜的台阶覆盖率。
[0007] 本发明提供一种在基板上制作氧化硅薄膜的方法，该方法包括：
[0008] 提供PECVD装置，该PECVD装置包括成膜腔室，该成膜腔室内设有扩散板和基座， 其中该基座位于该扩散板下方；
[0009] 将基板置于该成膜腔室内，使该基板支撑在该基座上；
[0010] 经由该扩散板向该成膜腔室内通入笑气和硅烷，其中笑气的气体流量控制在 25000~27000sccm之间，笑气与硅烷的气体流量比控制在50~70之间；
[0011] 向该成膜腔室内施加在4000~4600W之间的射频功率，在该基板上开始沉积形成 氧化硅薄膜，且在沉积成膜期间，保持该基座与该扩散板之间的间距在500~600mil之间， 保持该基板的温度在150~250°C之间，保持该成膜腔室内的气压在1000~1300mTorr之 间；以及
[0012] 控制沉积成膜的时间在80~120s之间。
[0013] 进一步地，该基座是活动的，该基座在被驱动时可相对该扩散板上下移动，且该基 座内设置有加热装置。
[0014] 进一步地，将该基板置于该成膜腔室内，使该基板支撑在该基座上的步骤具体包 括：
[0015] 首先将该基板支撑放置设于该成膜腔室内的多个支撑柱上；以及
[0016] 然后驱动该基座从该基板下方向上靠近该基板移动，直至该基板贴合并支撑在该 基座上。
[0017] 进一步地，该扩散板连接有射频产生器，该扩散板与该成膜腔室的内壁绝缘，该基 座接地并与该成膜腔室的内壁连接。
[0018] 进一步地，针对笑气和硅烷，在各自的输入管路上连接有质量流量控制器，通过该 质量流量控制器对通入的气体流量进行控制。
[0019] 本发明还提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括：
[0020] 在基板上制作形成栅极；
[0021] 在该栅极上制作形成栅极绝缘层；
[0022] 在该栅极绝缘层上制作形成半导体层；
[0023] 在该半导体层上制作形成刻蚀阻挡层，该刻蚀阻挡层由氧化硅薄膜制成，制作该 刻蚀阻挡层的具体步骤包括：首先利用如上所述的方法在该半导体层上制作形成一层氧化 硅薄膜，然后再对该氧化硅薄膜进行图案化；
[0024] 在该刻蚀阻挡层上制作形成源极和漏极；以及
[0025] 在该源极和该漏极上制作形成保护层。
[0026] 进一步地，该制作方法进一步地还对该保护层进行图案化，在该保护层中于对应 该漏极的位置处制作形成通孔；以及还在该保护层上制作形成像素电极层，该像素电极层 填入该通孔内使该像素电极层与该漏极相接触。
[0027] 进一步地，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂 半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。
[0028] 进一步地，该制作方法进一步地在该栅极绝缘层上制作形成像素电极层，该像素 电极层与该漏极直接接触，同时在该保护层上制作形成公共电极层。
[0029] 进一步地，该制作方法进一步地在该半导体层与该刻蚀阻挡层之间形成一层掺杂 半导体层，该源极和该漏极通过该掺杂半导体层与该半导体层相接触。
[0030] 本发明中，利用PECVD装置在基板上沉积氧化硅薄膜时，通过对各工艺参数（气体 流量及配比、射频功率、极板间距、基板温度、腔内气压等）进行合理选择和控制，实现在基 板上沉积形成一层氧化硅薄膜，相较于现有技术中只从降低扩散板形变量的角度去控制薄 膜均匀度，本发明采取控制成膜时的各工艺参数，使沉积形成的氧化硅薄膜的均匀度和台 阶覆盖率有了较大幅度提高，得到了均匀性和台阶覆盖率良好的氧化硅薄膜。
【附图说明】
[0031] 图1为本发明实施例中在基板上制作氧化硅薄膜的方法的流程图。
[0032] 图2A至图2C为本发明实施例中在基板上制作氧化硅薄膜的制作过程示意图。
[0033] 图3为本发明实施例中薄膜晶体管阵列基板的制作方法的流程图。
[0034] 图4为本发明第一实施例中制作形成的薄膜晶体管阵列基板的示意图。
[0035] 图5为本发明第二实施例中制作形成的薄膜晶体管阵列基板的示意图。
[0036] 图6为本发明第三实施例中制作形成的薄膜晶体管阵列基板的示意图。
[0037] 图7为本发明第四实施例中制作形成的薄膜晶体管阵列基板的示意图。
【具体实施方式】
[0038] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合 附图及实施例，对本发明的【具体实施方式】、结构、特征及其功效，详细说明如后。
[0039] 图1为本发明实施例中在基板上制作氧化硅薄膜的方法的流程图，图2A至图2C 为本发明实施例中在基板上制作氧化硅薄膜的制作过程示意图，请结合图1及图2A至图 2C，该方法包括：
[0040] Sll :提供 PECVD (Plasma Enhanced Chemical Vapor Deposition，等离子体增强 化学气相沉积）装置100, PECVD装置100包括成膜腔室（Process Chamber) 101，成膜腔室 101内设有扩散板（Diffuser) 102和基座（Susc印tor) 103,其中基座103位于扩散板102 下方；
[0041] PECVD成膜方式是利用微波或射频等使气体源电离形成等离子体，在基板的表面 发生气相化学反应，生产出各种功能薄膜。PECVD利用了等离子体的活性来促进反应，因此 化学反应能在较低的温度下进行，使PECVD相较于其他CVD成膜方式可以显著降低CVD成 膜的温度范围，使得原来需要在高温下才能进行的CVD过程得以在低温下实现。由于PECVD 方法的主要应用领域是一些绝缘介质薄膜的低温沉积，因而PECVD技术中等离子体的产生 也多借助于射频（Ra