连接结构及其制造方法以及传感器与流程

本发明的实施方式涉及插头与硅锗层的连接结构及其制造方法以及传感器。

背景技术：

作为硅以外的半导体材料之一，已知硅锗。作为使用了包含硅锗的层的器件，例如已知mems(微机电系统，microelectromechanicalsystems)器件。

技术实现要素：

本发明要解决的课题在于提供能减小插头与硅锗层之间的接触电阻的连接结构及其制造方法以及包含该连接结构的传感器。

用于解决课题的手段

一实施方式涉及的连接结构包含：具有导电性的插头；将上述插头的侧面覆盖的第1绝缘膜；和在上述插头的上表面上设置且包含多晶硅锗层和非晶硅锗层的电极。上述多晶硅锗层对于上述插头的上表面的至少一部分不经由上述非晶硅锗层地接触。

根据上述构成的连接结构，能减小插头与硅锗层之间的接触电阻。

一实施方式涉及的连接结构的制造方法包括：在下部绝缘膜上依次形成中间绝缘膜和上部绝缘膜的工序；在上述下部绝缘膜、上述中间绝缘膜和上述上部绝缘膜中形成第1贯通孔的工序；和在上述第1贯通孔内形成插头的工序。连接结构的制造方法还包括：在上述上部绝缘膜和上述插头上形成非晶硅锗层的工序；在上述非晶硅锗层中形成与上述插头连通的第2贯通孔的工序；和以将上述第2贯通孔填埋的方式在上述插头和上述非晶硅锗层上形成多晶硅锗层的工序。

根据上述构成的连接结构的制造方法，能减小插头与硅锗层之间的接触电阻。

一实施方式涉及的传感器包含：包含第1电极和第2电极的可变容量元件；用于检测上述第1电极与上述第2电极之间的容量的变化来感测规定的物理量的电路；用于将上述电路与上述可变容量元件连接的具有导电性的插头；和将上述插头的侧面覆盖的绝缘膜。上述第1电极与上述插头的连接结构包含一实施方式涉及的连接结构。

根据上述构成的气体传感器，能减小插头与硅锗层之间的接触电阻。

附图说明

图1为表示第1实施方式涉及的连接结构的剖面图。

图2为用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图3为接着图2的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图4为接着图3的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图5为接着图4的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图6为接着图5的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图7为接着图6的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图8为接着图7的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图9为接着图8的用于说明第1实施方式涉及的连接结构的制造方法的剖面图。

图10为表示第2实施方式涉及的连接结构的剖面图。

图11为用于说明第2实施方式涉及的连接结构的制造方法的剖面图。

图12为接着图11的用于说明第2实施方式涉及的连接结构的制造方法的剖面图。

图13为接着图12的用于说明第2实施方式涉及的连接结构的制造方法的剖面图。

图14为表示第3实施方式的连接结构的剖面图。

图15为表示第4实施方式的连接结构的剖面图。

图16为用于说明第4实施方式涉及的连接结构的制造方法的剖面图。

图17为接着图16的用于说明第4实施方式涉及的连接结构的制造方法的剖面图。

图18为接着图17的用于说明第4实施方式涉及的连接结构的制造方法的剖面图。

图19为接着图18的用于说明第4实施方式涉及的连接结构的制造方法的剖面图。

图20为接着图19的用于说明第4实施方式涉及的连接结构的制造方法的剖面图。

图21a为表示第5实施方式的连接结构的平面图。

图21b为表示第5实施方式的连接结构的剖面图。

图22为表示第6实施方式的连接结构的剖面图。

图23为示意地表示第7实施方式涉及的加速度传感器的剖面图。

图24为mems电容器的平面图。

图25a为表示固定电极与插头的连接结构的剖面图。

图25b为表示固定电极与插头的连接结构的剖面图。

图26为用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图27为接着图26的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图28为接着图27的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图29为接着图28的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图30为接着图29的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图31为接着图30的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图32为接着图31的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图33为接着图32的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图34为接着图33的用于说明第7实施方式涉及的加速度传感器的制造方法的剖面图。

图35为表示将第4实施方式涉及的连接结构应用于mems器件时的mems电容器的剖面图。

附图标记的说明

1…基板、2…多层配线层、3…mems器件、3a…mems电容器、3b…焊盘部、11…层间绝缘膜、12…配线、20…插头、21，22，23…层间绝缘膜、24…电极、25…多晶硅锗层、26…非晶硅锗层、27…阻隔金属膜、30，30a…硬掩模、41，42…贯通孔、101…硅基板、102…元件分离区域、103…晶体管、104…源极/漏极区域、105…栅极部(栅极绝缘膜、栅电极)、106…插头、107…配线、111…固定电极、112…可动电极、113…弹簧部、114，115…锚定部、116…顶棚部(盖层)、121…电极、122…焊盘电极、123…焊球。

具体实施方式

以下，边参照附图边对本发明的实施方式进行说明。附图是示意性的或概念性的，各附图的尺寸和比率等未必与现实的情况相同。另外，附图中，将同一附图标记(包括角标不同的附图标记)赋予同一或相当的部分，根据需要进行重复的说明。

(第1实施方式)

图1为表示第1实施方式涉及的连接结构的剖面图，更详细地说，是表示具有导电性的插头20与其上的含有硅锗的电极24的连接结构的剖面图。

图中，11表示在未图示的半导体基板上设置的层间绝缘膜，在层间绝缘膜11上设置有配线12。半导体基板例如为硅基板，层间绝缘膜11例如为硅氧化膜，配线12例如为铝配线。

上述铝配线的形成方法包括：在层间绝缘膜11上形成铝膜的工序；在铝膜上形成抗蚀剂图案的工序；将抗蚀剂图案作为掩模、通过rie(反应性离子蚀刻，reactiveionetching)法将铝膜蚀刻的工序。作为配线12，可使用铝配线与阻隔金属膜的层叠结构。阻隔金属膜例如为钛膜、或者、氮化钛膜与钛膜的层叠膜。在氮化钛膜上层叠钛膜。配线12可以是铜配线。铜配线例如使用金属镶嵌法(ダマシンプロセス)形成。

在配线12上设置有插头20。插头20与配线12电连接。插头20的侧面用层间绝缘膜(下部绝缘膜)21和层间绝缘膜(上部绝缘膜)22覆盖。更详细地说，插头20的上部侧的侧面用层间绝缘膜22覆盖，插头20的其它部分(下部侧)的侧面用层间绝缘膜21覆盖。层间绝缘膜21和层间绝缘膜22为种类不同的绝缘膜，例如，层间绝缘膜21为硅氧化膜，层间绝缘膜22为硅氮化膜或硅碳化膜。插头20的上表面没有用层间绝缘膜21和层间绝缘膜22覆盖。

在插头20的上表面设置有电极24。电极24包含多晶硅锗层25和非晶硅锗层26。非晶硅锗层26设置在多晶硅锗层25下。多晶硅锗层25可含有掺杂剂。

多晶硅锗层25的硅与锗之比(si/ge比)例如设定在25：75至35：65的范围内。非晶硅锗层26的si/ge比例如也设定在25：75至35：65的范围内。多晶硅锗层25的si/ge比可以与非晶硅锗层26的si/ge比相同，或者也可不同。

本实施方式中，多晶硅锗层25与插头20的上表面整体直接接触。多晶硅锗层25的下表面的面积大于插头20的上表面的面积。非晶硅锗层26不与插头20的上表面重叠。

非晶硅锗层的电阻率高于多晶硅锗层的电阻率。例如，厚100nm左右的非晶硅锗的电阻率为1.00×10ω·cm，厚5～20μm左右的多晶硅锗层的电阻率为3.38×10^-3ω·cm。

因此，在非晶硅锗层26与插头20的上表面整体直接接触、多晶硅锗层25经由非晶硅锗层26与插头20的上表面整体间接接触的结构(比较例的连接结构)的情况下，插头20与电极24之间的接触电阻变高。在比较例的连接结构的情况下，接触电阻的值例如为5.1kω。

另一方面，在本实施方式涉及的连接结构的情况下，由于多晶硅锗层25与插头20的上表面整体直接接触，因此插头20与电极24之间的接触电阻变低。例如，接触电阻的值例如为17ω。以下，对于本实施方式的连接结构按照其制造工序进一步进行说明。

图2～图9为用于说明本实施方式的插头20与电极24的连接结构的制造方法的剖面图。

首先，如图2中所示那样，在层间绝缘膜11上形成配线12，接着，以将配线12覆盖的方式在层间绝缘膜11上形成层间绝缘膜21，然后，采用例如cmp(化学机械研磨，chemicalmechanicalpolishing)法使层间绝缘膜21的表面平坦化。然后，在层间绝缘膜21上形成层间绝缘膜22。层间绝缘膜22比层间绝缘膜21薄。本制造方法中，作为层间绝缘膜11、21，使用硅氧化膜，作为层间绝缘膜22，使用硅氮化膜。

接下来，如图3中所示那样，将层间绝缘膜22、层间绝缘膜21依次蚀刻，形成与配线12连通的贯通孔(未图示)，然后，形成将该贯通孔内填埋的插头20。这样得到将插头20的侧面用层间绝缘膜21、22覆盖、插头20的上表面没有用层间绝缘膜21、22覆盖的结构。图3中，插头20的侧面用层间绝缘膜21、22直接地覆盖。

插头20的形成方法例如包括：以将贯通孔填埋的方式将成为插头20的钨膜沉积于整个面上的工序以及通过cmp法使钨膜和层间绝缘膜22的表面平坦化的工序。插头20的上表面和层间绝缘膜22的上表面成为一个平坦的面。

予以说明，也可使用钨膜以外的导电膜。例如，可使用铜膜。该情况下，例如，将上述贯通孔的底面和侧面用阻隔金属膜覆盖后，在上述贯通孔内形成插头(铜)20。因此，插头20的侧面经由上述阻隔金属膜用层间绝缘膜21、22间接地覆盖。上述阻隔金属膜例如为氮化钛膜与钛膜的层叠膜。将氮化钛膜配置于插头20的侧面与钛膜之间。

接下来，如图4中所示那样，在插头20和层间绝缘膜22上形成层间绝缘膜23。本实施方式中，层间绝缘膜23是作为牺牲膜而使用的硅氧化膜。

接下来，如图5中所示那样，通过使用光刻法和蚀刻法将层间绝缘膜23图案化，从而在层间绝缘膜23中形成使插头20的上表面及其周缘附近的层间绝缘膜22的表面露出的贯通孔31。

接下来，如图6中所示那样，通过cvd法形成将贯通孔31的底面和侧面以及层间绝缘膜23的上表面覆盖的非晶硅锗层26。

接下来，如图7中所示那样，通过使用光刻法和蚀刻法将非晶硅锗层26图案化，使插头20的上表面及其周缘附近的层间绝缘膜22的表面露出。

接下来，以将图7中所示的贯通孔31填埋的方式，如图8中所示那样形成多晶硅锗层25，然后，在多晶硅锗层25上形成由硅氧化物构成的硬掩模30。多晶硅锗层25通过使用了非晶硅锗层26作为籽晶层的cvd法来形成。由此，可以以将图7中所示的贯通孔31填埋的方式形成多晶硅锗层25。

虽然多晶硅锗层25和非晶硅锗层26都利用cvd法形成，但是用于形成多晶硅锗层25的条件(例如压力或源气体)与用于形成非晶硅锗层26的条件(例如压力或源气体)不同，因此通过控制压力或源气体的流量，都可以利用cvd法形成多晶硅锗层25和非晶硅锗层26。

接下来，如图9中所示那样，通过将硬掩模30作为掩模，将多晶硅锗层25、非晶硅锗层26依次蚀刻，从而形成电极24。

然后，通过使用了氟化氢气体(hf气体)的干法将层间绝缘膜(牺牲膜)23除去，由此能得到图1中所示的连接结构。

予以说明，作为本实施方式的变形例，可列举出图9的结构、即、没有将层间绝缘膜23除去而残留的连接结构。该变形例的连接结构具备贯穿层间绝缘膜23而与插头20的上表面接触的电极24。

(第2实施方式)

图10为表示第2实施方式涉及的连接结构的剖面图。

本实施方式与第1实施方式不同之处在于：具有将插头20的整个上表面覆盖的阻隔金属膜(导电膜)27。本实施方式中，多晶硅锗层25经由阻隔金属膜27间接地与插头20的整个上表面接触。

以下，按照其制造工序进一步对本实施方式的连接结构进行说明。

在第1实施方式的图3的工序之后，在插头20和层间绝缘膜22上形成成为阻隔金属膜27的导电膜例如钛膜，然后，将该导电膜图案化，如图11中所示那样形成阻隔金属膜27。阻隔金属膜27以将插头20的上表面及其周缘附近的层间绝缘膜22的表面覆盖的方式形成。

接下来，如图12中所示那样，在层间绝缘膜22上形成具有贯通孔31的层间绝缘膜23，然后，以将贯通孔31的底面和侧面覆盖的方式整个面地形成非晶硅锗层26。

具有贯通孔31的层间绝缘膜23的形成方法例如包括：在层间绝缘膜22和阻隔金属膜27上形成成为层间绝缘膜23的绝缘膜的工序以及使用光刻法和蚀刻法将上述绝缘膜图案化来形成贯通孔31的工序。

接下来，如图13中所示那样，使用光刻法和蚀刻法将非晶硅锗层26图案化，由此使阻隔金属膜27及其周缘附近的层间绝缘膜22的表面露出。

由于插头20的上表面被阻隔金属膜27覆盖，因此减轻上述蚀刻法导致的插头20的上表面的损伤(蚀刻损伤)。由此，能抑制由蚀刻损伤引起的插头20与电极24之间的接触电阻的增加。

进而，即使在插头20中产生与插头20的上表面连接的接缝(未图示)或空隙(未图示)，由于插头20的上表面用阻隔金属膜27覆盖，因此也能抑制由接缝或空隙引起的插头20与电极24之间的接触电阻的增加。

在图13的工序之后，通过与第1实施方式同样地进行图8以后的工序，能得到图10中所示的连接结构。

作为本实施方式的变形例，可列举出与第1实施方式同样地使层间绝缘膜23残留的变形例。

(第3实施方式)

图14为表示第3实施方式涉及的连接结构的剖面图。

本实施方式与第1实施方式不同之处在于：多晶硅锗层25不与插头20的整个上表面直接接触，而是与该上表面的一部分直接接触。更详细地说，多晶硅锗层25与插头20的上表面的中央部接触。非晶硅锗层26与插头20的上表面的其它部分直接接触。从降低接触电阻的观点出发，多晶硅锗层25与插头20的接触面积优选大于非晶硅锗层26与插头20的接触面积。

为了得到第3实施方式的连接结构，例如，在图7的工序中，以非晶硅锗层26的中央部选择性地露出的方式将非晶硅锗层26图案化。

作为本实施方式的变形例，可列举出与第1实施方式同样地使层间绝缘膜23残留的变形例。

(第4实施方式)

图15为表示第4实施方式涉及的连接结构的剖面图。

本实施方式中，插头20的上部侧的侧面用层间绝缘膜(上部绝缘膜)23覆盖，插头20的上部侧之下的下方侧的侧面用层间绝缘膜(下部绝缘膜)21覆盖，而且，插头20的下部侧的侧面与上部侧的侧面之间的侧面用层间绝缘膜(中间绝缘膜)22覆盖。即，第1～第3实施方式中，插头20的侧面用层间绝缘膜21和层间绝缘膜22覆盖，但在本实施方式中，插头20的侧面进一步也用层间绝缘膜23覆盖。

以下，按照其制造工序进一步对本实施方式的连接结构进行说明。

在第1实施方式的图2的工序之后，如图16中所示那样，在层间绝缘膜22上形成层间绝缘膜23。

接下来，如图17中所示那样，在层间绝缘膜23、22、21中形成与配线12连通的第1贯通孔41。第1贯通孔41的形成方法包括：在层间绝缘膜23上形成抗蚀剂图案的工序(光刻法)以及将该抗蚀剂图案作为掩模以将层间绝缘膜23、22、21依次蚀刻的工序(蚀刻法)。

接下来，以将图17中所示的第1贯通孔41填埋的方式，如图18中所示那样在第1贯通孔41内形成插头20，然后，在插头20和层间绝缘膜23上形成非晶硅锗层26。如在图3的工序中说明那样，插头20的上表面和层间绝缘膜22的上表面成为一个平坦的面。因此，本实施方式中，在平坦的基底上形成非晶硅锗层26。在第1～第3实施方式中在具有凹部的基底上形成非晶硅锗层26(例如，图6)。

接下来，如图19中所示那样，在非晶硅锗层26中形成与插头20连通的第2贯通孔42。第2贯通孔42以插头20的上表面及其周缘附近的层间绝缘膜23的表面露出的方式形成。本实施方式的非晶硅锗层26的形状与第1～第3实施方式的非晶硅锗层26的形状不同。这是因为，本实施方式的非晶硅锗层26的基底(插头20、层间绝缘膜23)是平坦的，而第1～第3实施方式的非晶硅锗层26的基底具有凹部。

接下来，如图20中所示那样，以将图19的第2贯通孔42填埋的方式在插头20、层间绝缘膜23和非晶硅锗层26上形成多晶硅锗层25。

然后，在多晶硅锗层25上形成硬掩模(未图示)，将该硬掩模作为掩模来将多晶硅锗层25、非晶硅锗层26依次蚀刻，由此能得到图15中所示的连接结构。

(第5实施方式)

图21a和图21b分别为表示第5实施方式的连接结构的平面图和剖面图。图21b为沿着图21a的点划线的剖面图。

本实施方式与第4实施方式不同之处在于：从插头20的上方看，层间绝缘膜23配置于层间绝缘膜22的内侧。因此，从插头20的上方看，层间绝缘膜23的面积小于层间绝缘膜21的面积。

本实施方式的连接结构例如在采用了如下的工艺的情况下得到：在图20的工序后将层间绝缘膜(牺牲膜)23的外侧部分除去而使内侧部分残留。使这样的牺牲膜的内侧的部分残留的工艺例如可通过控制hf等气体的流量、压力或这两者来实现。

(第6实施方式)

图22为表示第6实施方式的连接结构的剖面图。

本实施方式与第5实施方式不同之处在于：具备将插头20的整个上表面覆盖的阻隔金属膜27。即，本实施方式中，在第5实施方式中应用第2实施方式的阻隔金属膜27。

本实施方式的连接结构通过在图18的工序中，在形成非晶硅锗层26之前形成阻隔金属膜27，然后依次形成非晶硅锗层26、多晶硅锗层25，然后将层间绝缘膜(牺牲膜)23的外侧的部分除去来得到。

(第7实施方式)

图23为示意地表示第7实施方式涉及的加速度传感器的剖面图。

本实施方式的加速度传感器包含：包含cmos集成电路的基板1；在基板1上设置的多层配线层2；在多层配线层2上设置的mems器件3。mems器件3经由多层配线层2与基板1电连接。

基板1包含：硅基板101；在硅基板101内设置的元件分离区域102；在硅基板101上设置、构成cmos集成电路的晶体管103。晶体管103包含源极/漏极区域104和栅极部105(栅极绝缘膜、栅电极)。

多层配线层2包含插头20、106、配线12、107和层间绝缘膜11、21、22。层间绝缘膜11具有将多个绝缘膜(未图示)层叠而成的结构，但为了图的简化而省略了该结构。多层配线层2中的最上层的配线和插头分别用附图标记12和20表示。在最上层之下的配线和插头分别用附图标记107和106表示。

mems器件3包含mems电容器3a和焊盘部3b。

图24为mems电容器3a的平面图。图23中的mems电容器3a的剖面图对应于图24的23-23剖面图。mems电容器3a包含一对的梳状固定电极111以及位置对应于加速度的变化而变化的梳状可动电极112。固定电极111通过经由插头20连接至配线12而被固定。

固定电极111与插头20的连接结构已在图23的剖面图中简要地示出，但准确地为图25a中所示的剖面图。即，固定电极111与插头20的连接结构使用第1实施方式中说明的电极24(多晶硅锗层25、非晶硅锗层26)与插头20的连接结构来构成。因此，固定电极111与插头20之间的接触电阻被减小。这导致消耗电力的减小。

在固定电极111的梳齿状部分与可动电极112的梳齿状部分彼此具有空隙地啮合的状态下配置固定电极111和可动电极112。一对固定电极111和可动电极112构成二个电容器。二个电容器的静电容量之差对应于加速度的变化而变化。cmos集成电路构成为检测二个电容器的静电容量之差的变化并基于该检测结果算出加速度。

可动电极112经由弹簧部113连接至第1锚定部114。在第1锚定部114的外侧设置有第2锚定部115。在固定电极111、可动电极112和弹簧部113的上方设置有图23中所示的顶棚部(盖层)116。在顶棚部116设置有多个贯通孔。顶棚部116被第2锚定部115支承。

焊盘部3b包含：与插头20连接的电极121、在电极121上设置的焊盘电极122以及在焊盘电极122上设置的焊球123。电极121与插头20的连接结构也使用第1实施方式中说明的电极24与插头20的连接结构来构成。

电极121与插头20的连接结构已在图23的剖面图中简要地示出，但准确地为图25b中所示的剖面图。即，电极121与插头20的连接结构使用第1实施方式中说明的电极24(多晶硅锗层25、非晶硅锗层26)与插头20的连接结构来构成。因此，电极121与插头20之间的接触电阻被减小。这导致消耗电力的减小。

予以说明，附图标记124、125表示绝缘膜。绝缘膜124例如为厚度1～5μm左右的硅氮化膜。

图26～图34为用于说明本实施方式的加速度传感器的制造方法的剖面图。

首先，如图26中所示那样，采用公知的方法形成包含cmos集成电路的基板1，接着，在基板1上形成构成多层配线层的插头106、配线107和层间绝缘膜11。

接下来，如图27中所示那样，按照第1实施方式的图2的工序在层间绝缘膜11上形成配线12、层间绝缘膜21、22，然后，按照第1实施方式的图3的工序形成插头20，然后，按照第1实施方式的图4的工序形成层间绝缘膜23。层间绝缘膜23的厚度例如为2μm左右。

予以说明，在以下的图28以后，省略了配线12的下方的部分。

接下来，如图28中所示那样，按照第1实施方式的制造方法(图5)在层间绝缘膜23中形成贯通孔31，然后，按照第1实施方式的制造方法(图6)将作为籽晶层的非晶硅锗层26形成于整个面上，然后，按照第1实施方式的制造方法(图7)将非晶硅锗层26图案化以使插头2的上表面露出。非晶硅锗层26的厚度例如为100nm左右。

予以说明，贯通孔31内的非晶硅锗层26具有图7中所示的形状，但在图28中将贯通孔31内的非晶硅锗层26简化地示出。

接下来，如图29中所示那样，按照第1实施方式的制造方法(图8)以填埋图28的贯通孔31的方式将多晶硅锗层25形成于整个面，然后，按照第1实施方式的制造方法(图8)在多晶硅锗层25上形成硬掩模30。多晶硅锗层25的厚度例如为5～30μm。

接下来，如图30中所示那样，通过按照第1实施方式的制造方法(图9)将硬掩模30作为掩模，将多晶硅锗层25、非晶硅锗层26依次蚀刻，由此形成固定电极111、可动电极112、弹簧部113、第1锚定部114、第2锚定部115和电极121。

接下来，如图31中所示那样，在整个面上形成由硅氧化物构成的牺牲膜201。

接下来，如图32中所示那样，在牺牲膜201和硬掩模30中形成与第2锚定部115连通的贯通孔(未图示)，然后，以填埋上述贯通孔的方式整个面地形成成为顶棚部的硅锗膜116。

接下来，如图33中所示那样，在硅锗膜116上形成由硅氧化物构成的硬掩模30a，将硬掩模30a作为掩模，将硅锗膜116蚀刻，由此形成具有贯通孔202的顶棚部116。为了导入hf气等气体而使用贯通孔202。

接下来，如图34中所示那样，通过使用了hf气等气体的干法，将由硅氧化物构成的构件即硬掩模30和31以及牺牲膜201除去，同时将由硅氧化物构成的层间绝缘膜23的一部分除去。

然后，经过公知的工艺，得到图23中所示的加速度传感器。

予以说明，本实施方式中，将第1实施方式的连接结构应用于mems器件，但也可将第2～第6实施方式的任一个的连接结构应用于mems器件。在图35中示出将第4实施方式涉及的连接结构应用于mems器件时的mems电容器的剖面图。

另外，在本实施方式中，对于基于mems电容器的固定电极与可变电极之间的容量来检测加速度(物理量)的加速度传感器的情形进行了说明，但本实施方式也能应用于基于mems电容器的容量来检测其它物理量的传感器，例如检测角速度的陀螺仪传感器或检测压力的压力传感器。进而，实施方式涉及的连接结构也可应用于mems器件以外的器件。

另外，即使是上述的实施方式涉及的连接结构以外的电极结构，只要是多晶硅锗层对于插头的上表面的至少一部分没有经由非晶硅锗层地接触的连接结构，就能获得上述的实施方式的效果。

对本发明的一些实施方式进行了说明，但这些实施方式是作为实例提出的，不意在限定发明的范围。这些新型的实施方式可以以其它各种方式来实施，在不脱离发明的主旨的范围内能进行各种的省略、置换、改变。这些实施方式或其变形包含于发明的范围和主旨中，并包含于权利要求书中记载的发明及其等同的范围中。

予以说明，能将上述的实施方式总结为以下的技术方案。

技术方案1

连接结构，其具备：

具有导电性的插头，

将上述插头的侧面覆盖的第1绝缘膜，以及

在上述插头的上表面设置且包含多晶硅锗层和非晶硅锗层的电极；

上述多晶硅锗层对于上述插头的上表面的至少一部分不经由上述非晶硅锗层地接触。

技术方案2

技术方案1所述的连接结构，其中，上述多晶硅锗层与上述插头的整个上表面直接接触。

技术方案3

技术方案1所述的连接结构，其中，上述多晶硅锗层与上述插头的上表面的一部分区域直接接触。

技术方案4

技术方案3所述的连接结构，其中，上述非晶硅锗层与和上述插头的上表面的上述一部分区域不同的另外的区域直接接触。

技术方案5

技术方案1至4中任一项所述的连接结构，其还具备将上述插头的整个上表面覆盖的导电膜，上述多晶硅锗层经由上述导电膜与上述插头的上表面的至少一部分间接接触。

技术方案6

技术方案5所述的连接结构，其中，上述导电膜含有钛。

技术方案7

技术方案1至6中任一项所述的连接结构，其中，上述插头含有钨。

技术方案8

技术方案1至7中任一项所述的连接结构，其中，上述第1绝缘膜具备：将上述插头的上部侧的侧面覆盖的上部绝缘膜以及将上述插头的下部侧的侧面覆盖的下部绝缘膜，上述上部绝缘膜与上述下部绝缘膜的材料不同。

技术方案9

技术方案8所述的连接结构，其还具备在上述第1绝缘膜上设置的第2绝缘膜。

技术方案10

技术方案1至7中任一项所述的连接结构，其中，上述第1绝缘膜具备：将上述插头的上部侧的侧面覆盖的上部绝缘膜、将上述插头的上述上部侧的下方的侧面覆盖的下部绝缘膜以及将上述插头的下部侧的侧面与上述上部侧的侧面之间的侧面覆盖的中间绝缘膜，

上述下部绝缘膜与上述中间绝缘膜的材料不同，上述中间绝缘膜与上述上部绝缘膜的材料不同。

技术方案11

技术方案10所述的连接结构，其中，从上述插头的上方看，上述上部绝缘膜配置于上述中间绝缘膜的内侧。

技术方案12

技术方案1至11中任一项所述的连接结构，其还具备：在上述插头的下方设置、与上述插头电连接的配线。

技术方案13

连接结构的制造方法，其具备：

在下部绝缘膜上依次形成中间绝缘膜和上部绝缘膜的工序，

在上述下部绝缘膜、上述中间绝缘膜和上述上部绝缘膜中形成第1贯通孔的工序，

在上述第1贯通孔内形成插头的工序，

在上述上部绝缘膜和上述插头上形成非晶硅锗层的工序，

在上述非晶硅锗层中形成与上述插头连通的第2贯通孔的工序，以及

以将上述第2贯通孔填埋的方式在上述插头和上述非晶硅锗层上形成多晶硅锗层的工序。

技术方案14

技术方案13所述的连接结构的制造方法，其中，上述下部绝缘膜与上述中间绝缘膜的材料不同，上述中间绝缘膜与上述上部绝缘膜的材料不同。

技术方案15

技术方案14所述的连接结构的制造方法，其还具备将上述上部绝缘膜的一部分除去的工序。

技术方案16

技术方案15所述的连接结构的制造方法，其中，将上述上部绝缘膜的上述一部分除去的工序使用气体进行。

技术方案17

技术方案16所述的连接结构的制造方法，其中，上述气体包含氟化氢。

技术方案18

传感器，其具备：

包含第1电极和第2电极的可变容量元件，

用于检测上述第1电极与上述第2电极之间的容量的变化来感测规定的物理量的电路，

用于将上述电路与上述可变容量元件连接的具有导电性的插头，以及

覆盖上述插头的侧面但没有覆盖上述插头的上表面的绝缘膜；

其中，上述第1电极与上述插头的连接结构包含技术方案1至11中任一项所述的连接结构。

技术方案19

技术方案18所述的传感器，其中，上述可变容量元件是将上述第1电极作为固定电极、将上述第2电极作为可变电极的mems电容器。

技术方案20

技术方案18或19所述的传感器，其中，上述规定的物理量包括加速度、角速度或压力。